特許
J-GLOBAL ID：200903030951917682

歪み補償半導体構造および歪み補償半導体構造を製作する方法

発明者：
アダム ウィリアム サクラー

アダム ウィリアム サクラー について


出願人/特許権者：
クリー インコーポレイテッド

クリー インコーポレイテッド について


代理人 (2件)： 谷 義一 ,  阿部 和夫
公報種別：公表公報
出願番号（国際出願番号）：特願2004-527540
公開番号（公開出願番号）：特表2005-536873
出願日： 2003年04月04日
公開日（公表日）： 2005年12月02日
要約：
この半導体構造は、第1の面内無歪み格子定数を有する基板と、基板上に設けられ、第1の面内無歪み格子定数とは異なる第2の面内無歪み格子定数を有する、第1の半導体材料を含む第1の層と、基板と第1の層の間に配置され、第2の半導体材料を含む可変不整合層とを含む半導体構造、およびこの半導体構造の製作方法が提供される。可変不整合層は、第1の層を基板上に直接成長させる場合に生じる応力を下回る程度にまで第1の層の応力が低減されるように構成される。可変不整合層は、第1の層の無歪み格子定数と実質的に整合する面内歪み格子定数を有する層であってもよい。
請求項（抜粋）：
第1の面内無歪み格子定数を有する基板と、 前記基板上に設けられ、前記第1の面内無歪み格子定数とは異なる第2の面内無歪み格子定数を有する、第1の半導体材料を含む第1の層と、 前記基板と前記第1の層の間に配置され、前記第1の層を前記基板上に直接成長させる場合に生じる応力を下回る程度まで前記第1の層内の応力を低減するように構成された、第2の半導体材料を含む可変不整合層と を含むことを特徴とする半導体構造。
IPC (1件)：
H01L21/20
FI (1件)：
H01L21/20
Fターム (20件)：
5F152LN03 ,  5F152LN14 ,  5F152LN15 ,  5F152MM02 ,  5F152MM03 ,  5F152MM05 ,  5F152MM09 ,  5F152NN03 ,  5F152NN05 ,  5F152NN07 ,  5F152NN08 ,  5F152NN09 ,  5F152NN10 ,  5F152NN13 ,  5F152NN30 ,  5F152NP03 ,  5F152NP04 ,  5F152NP06 ,  5F152NP09 ,  5F152NQ09
引用特許：
出願人引用 (12件)
  • 米国再発行特許第34861号明細書
  • 米国特許出願第09/525721号明細書
  • 米国特許第6265289号明細書
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審査官引用 (6件)
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