半導体記憶装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：青山葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-003266
公開番号（公開出願番号）：特開2003-203993
出願日： 2002年01月10日
公開日（公表日）： 2003年07月18日
要約：

【要約】【課題】半導体記憶装置のゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する。【解決手段】この半導体記憶装置は、2組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に2次元配列されたメモリセルアレーと、第1方向に平行に配置された複数のワードラインと、第1方向と直交する第2方向に平行に配置された複数のビットラインと、第1組のドライバトランジスタとロードトランジスタとを接続し、直線状の側辺を有する長方形状の第1ゲート配線と、アクセストランジスタと接続され、直線状の側辺を有する長方形状の第2ゲート配線と、第1ゲート配線と第2組のドライバトランジスタとロードトランジスタとを接続する第1LICと、第2ゲート配線とワードラインとを接続する第2LICとを備える。

請求項（抜粋）：

第1組及び第2組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に2次元配列されたメモリセルアレーと、前記2次元配置された各メモリセルに接続され、第1方向に沿って互いに平行に配置された複数のワードラインと、前記各メモリセルに接続され、前記第1方向と直交する第2方向に沿って互いに平行に配置された複数のビットラインと、第1組の前記ドライバトランジスタと前記ロードトランジスタとを接続し、直線状の側辺を有する長方形状の第1ゲート配線と、前記アクセストランジスタと接続され、直線状の側辺を有する長方形状の第2ゲート配線と、前記第1ゲート配線と、第2組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第1コネクタと、前記第2ゲート配線と前記ワードラインとを接続する第2コネクタとを備えたことを特徴とする半導体記憶装置。

IPC (3件)：

H01L 21/8244 , H01L 21/3205 , H01L 27/11

FI (2件)：

H01L 27/10 381 , H01L 21/88 B

Fターム (18件)：

5F033HH19 , 5F033JJ01 , 5F033JJ19 , 5F033KK04 , 5F033KK25 , 5F033MM01 , 5F033QQ37 , 5F033RR04 , 5F033RR14 , 5F033RR15 , 5F033VV16 , 5F033XX33 , 5F083BS27 , 5F083BS48 , 5F083JA35 , 5F083JA39 , 5F083NA01 , 5F083NA08

引用特許：

審査官引用 (6件)

半導体集積回路装置
公報種別：公開公報出願番号：特願2000-132848 出願人：株式会社日立製作所
半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願平10-171186 出願人：ソニー株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平11-033418 出願人：ソニー株式会社

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引用文献：

審査官引用 (2件)

Enhanced 130nm Generation Logic Technology Featuring 60nm Transistors
Enhanced 130nm Generation Logic Technology Featuring 60nm Transistors

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