特許
J-GLOBAL ID：200903082123657685

半導体記憶装置

発明者：
石田 実

石田 実 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平11-033418
公開番号（公開出願番号）：特開2000-232168
出願日： 1999年02月10日
公開日（公表日）： 2000年08月22日
要約：
【要約】【課題】 レジストのパターニング時におけるコーナーラウンディングの発生を抑制することができ、セルサイズを縮小して高集積化を図ることができる半導体記憶装置を提供する。【解決手段】 駆動トランジスタの長さDT.W<SB>1 </SB>、駆動トランジスタのチャネル長DT.L<SB>1 </SB>、ワードトランジスタの長さWT.W<SB>1 </SB>およびワードトランジスタのチャネル長WT.L<SB>1 </SB>との間に、以下の関係が成立するようにする。(DT.W<SB>1 </SB>/WT.W<SB>1 </SB>)/(WT.L<SB>1 </SB>/DT.L<SB>1 </SB>)<1.2駆動トランジスタの長さDT.W<SB>1 </SB>とワードトランジスタの長さWT.W<SB>1 </SB>とを等しくし、p型能動領域101a,101bのパターンにおける段差を低減させる一方、ワードトランジスタのチャネル長WT.L<SB>1 </SB>を、駆動トランジスタのチャネル長DT.L<SB>1 </SB>よりも大きく(WT.L<SB>1 </SB>/DT.L<SB>1 </SB>>1)する。
請求項（抜粋）：
メモリセル毎に、同一導電型の能動領域に互いに隣接して駆動トランジスタとワードトランジスタを含む半導体記憶装置であって、前記駆動トランジスタの長さDT.W、前記駆動トランジスタのチャネル長DT.L、前記ワードトランジスタの長さWT.Wおよび前記ワードトランジスタのチャネル長WT.Lとの間に、(DT.W/WT.W)/(WT.L/DT.L)<1.2の関係を有することを特徴とする半導体記憶装置。
IPC (2件)：
H01L 21/8244 ,  H01L 27/11
Fターム (9件)：
5F083BS01 ,  5F083BS13 ,  5F083GA09 ,  5F083LA21 ,  5F083MA01 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083NA02
引用特許：
審査官引用 (8件)
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