特許
J-GLOBAL ID：200903031067250158
DRAMセルキャパシタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-168974
公開番号（公開出願番号）：特開2000-022102
出願日： 1999年06月15日
公開日（公表日）： 2000年01月21日
要約：
【要約】【課題】 ストレージノードの倒れを防止するDRAMセルキャパシタの製造方法を提供する。【解決手段】 第1絶縁層を形成する段階と、導電層パターンを形成する段階と、第2絶縁層を形成する段階と、第2絶縁層及び第1絶縁層をエッチングしてストレージノードコンタクトホールを形成する段階と、第2絶縁層上に第1導電層、第1導電層とエッチング選択比を有する物質層、第2導電層を順に形成する段階と、第2導電層及び物質層をストレージノード形成のためのマスクを用いてパターニングする段階と、第1導電層上に第3導電層を形成する段階と、第3導電層及びその下部の第1導電層を第2絶縁層の表面が露出されるように全面エッチバック工程でエッチングし、第2導電層パターン及び物質層パターンの両側壁にポリスペーサを形成する段階とを含むことを特徴とする。
請求項（抜粋）：
半導体基板上に第1絶縁層を形成する段階と、前記第1絶縁層上にビットラインを形成するための導電層パターンを形成する段階と、前記第1絶縁層及びビットラインパターンを完全に包むように第2絶縁層を形成する段階と、ビットラインパターンとビットラインパターンとの間の領域の前記第2絶縁層及び第1絶縁層をエッチングしてストレージノードコンタクトホールを形成する段階と、前記コンタクトホールを含んで第2絶縁層上に第1導電層、第1導電層とエッチング選択比を有する物質層、そして第2導電層を順に形成する段階と、前記第2導電層及び物質層をストレージノード形成のためのマスクを用いてパターニングする段階と、前記第2導電層パターン及び物質層パターンを含んで前記第1導電層上に第3導電層を形成する段階と、前記第3導電層及びその下部の第1導電層を前記第2絶縁層の表面が露出されるように全面エッチバック工程でエッチングし、前記第2導電層パターン及び物質層パターンの両側壁にポリスペーサを形成し、これにより、前記第1導電層、第2導電層、そして第3導電層によるストレージノードを形成する段階とを含むことを特徴とするDRAMセルキャパシタの製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
出願人引用 (7件)
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審査官引用 (8件)
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