特許
J-GLOBAL ID：200903031210750434

半導体記憶装置およびその製造方法

発明者：
五十嵐 泰史

五十嵐 泰史 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平11-069419
公開番号（公開出願番号）：特開2000-269443
出願日： 1999年03月16日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】 パタン側壁が基板上面に対して垂直な構造と、強誘電体材料のパタンエッジにダメージが入りにくい製造方法とを実現する。【解決手段】 容量素子10は、下地12の上に下部電極36、強誘電体膜38および上部電極40をこの順に積層させたものである。下部電極の側面36aおよび上部電極の側面40aが、強誘電体膜の側面38aより外側に位置している。すなわち、下地の上面12aに対して平行な方向のサイズが、下部電極および上部電極に比べると強誘電体膜の方が小さい。強誘電体膜の側面は、下地の上面に対して実質的に垂直な側面46aを有する側壁46により被覆されている。側壁は、強誘電体膜の側面、強誘電体膜のパタンからはみ出た部分の上部電極の下面、および強誘電体膜のパタンからはみ出た部分の下部電極の上面にそれぞれ接触した状態で設けられている。
請求項（抜粋）：
下地の上に下部電極、強誘電体膜および上部電極の順に積層した容量素子を具えており、前記下部電極および上部電極の側面が前記強誘電体膜の側面より外側に位置しており、前記強誘電体膜の側面が、前記下地の上面に対して実質的に垂直な側面を有する側壁により被覆されていて、該側壁の側面と前記下部電極および上部電極の側面とが実質的に同じ位置にあることを特徴とする半導体記憶装置。
IPC (8件)：
H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651 ,  H01L 29/78 371
Fターム (29件)：
5F001AA17 ,  5F001AD12 ,  5F001AG10 ,  5F001AG29 ,  5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038DF05 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ17 ,  5F083AD21 ,  5F083AD48 ,  5F083AD49 ,  5F083FR02 ,  5F083JA14 ,  5F083JA38 ,  5F083JA40 ,  5F083JA43 ,  5F083JA45 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR03 ,  5F083PR06 ,  5F083PR23 ,  5F083PR33 ,  5F083PR40
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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