特許
J-GLOBAL ID：200903032555573850

半導体集積回路装置及びその製造方法

発明者：
谷口 泰弘

谷口 泰弘 について

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宿利 章二

宿利 章二 について

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黒田 謙一

黒田 謙一 について

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池田 修二

池田 修二 について

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橋本 孝司

橋本 孝司 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-369017
公開番号（公開出願番号）：特開2000-196037
出願日： 1998年12月25日
公開日（公表日）： 2000年07月14日
要約：
【要約】【課題】高速動作が可能なLDD型MISFETと、かつ高電圧駆動が可能なLDD型MISFETとを内蔵する半導体集積回路装置を低コストで実現する。【解決手段】高速動作が可能なMISFETは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なMISFETは、上記ゲートサイドウオール層の幅よりも大きい幅を有するLDD部を有し、そのLDD部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。
請求項（抜粋）：
一つの半導体本体に互いに区画された第1半導体主面と第2半導体主面とを有し、前記第1半導体主面に絶縁膜を介して設けられた第1ゲート電極と、前記第1ゲート電極に整合され、前記第1半導体主面の導電型とは反対の導電型を示す第1領域と、前記第1領域上であって、前記第1ゲート電極の側壁に設けられた第1の絶縁膜と、前記第1の絶縁膜によって整合され、前記第1領域と同一導電型を示し、その第1領域に接する第2領域と、前記第2領域主面に前記第1の絶縁膜によって整合された金属・半導体反応層とから成る第1MISFETと、前記第2半導体主面に絶縁膜を介して設けられた第2ゲート電極と、前記第2ゲート電極に整合され、前記第2半導体主面の導電型とは反対の導電型を示す第3領域と、前記第3領域上であって、前記第2ゲート電極の側壁に設けられた前記第1の絶縁膜に対してゲート長方向の幅が異なる第2の絶縁膜と、前記第2の絶縁膜によって整合され、前記第3領域と同一導電型を示し、その第3領域に接する第4領域と、前記第4領域主面に前記第2の絶縁膜によって整合された金属・半導体反応層とから成る第2MISFETとを有することを特徴とする半導体集積回路装置。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (2件)：
H01L 27/10 621 C ,  H01L 27/04 V
Fターム (57件)：
5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AC18 ,  5F038EZ20 ,  5F083AD10 ,  5F083AD24 ,  5F083BS11 ,  5F083BS23 ,  5F083BS27 ,  5F083EP23 ,  5F083EP55 ,  5F083EP56 ,  5F083EP63 ,  5F083EP68 ,  5F083ER22 ,  5F083ER23 ,  5F083FR02 ,  5F083GA01 ,  5F083GA05 ,  5F083GA28 ,  5F083HA01 ,  5F083JA04 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA32 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083LA01 ,  5F083LA03 ,  5F083LA07 ,  5F083LA10 ,  5F083MA03 ,  5F083MA05 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR09 ,  5F083PR21 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40 ,  5F083PR43 ,  5F083PR45 ,  5F083PR53 ,  5F083PR55 ,  5F083ZA04 ,  5F083ZA05 ,  5F083ZA07 ,  5F083ZA12
引用特許：
審査官引用 (5件)
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