特許
J-GLOBAL ID：200903032800906525

半導体集積回路パターンの検証方法、フォトマスクの作成方法、半導体集積回路装置の製造方法、及び半導体集積回路パターンの検証方法を実現するためのプログラム

発明者：
野嶋 茂樹

野嶋 茂樹 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-203439
公開番号（公開出願番号）：特開2006-023649
出願日： 2004年07月09日
公開日（公表日）： 2006年01月26日
要約：
【課題】パターン検証を効率的に行う。【解決手段】半導体集積回路パターンの検証方法は、処理基板上で所望する半導体集積回路の設計パターンAに基づいて補正処理を施すシミュレーションを実施し、処理基板上で形成されるシミュレーションパターンCを作成する工程(ST1,2)と、シミュレーションパターンCと設計パターンAとを比較し、第1の差分値Xを検出する工程(ST3)と、第1の差分値Xが第1の所定値V1以上である危険点を抽出する工程(ST4)と、危険点のパターン形状をそれぞれ比較し、第2の差分値Yを検出する工程(ST5)と、第2の差分値Yが第2の所定値V2内であるパターンを1つのグループとする工程(ST6)と、グループ毎のパターンを所定数ずつ抽出し、この抽出されたパターンの危険点の検証を行う工程(ST8,9)とを具備する。【選択図】 図2
請求項（抜粋）：
処理基板上で所望する半導体集積回路の設計パターンに基づいて補正処理を施すシミュレーションを実施し、前記処理基板上で形成されるシミュレーションパターンを作成する工程と、 前記シミュレーションパターンと前記設計パターンとを比較し、第1の差分値を検出する工程と、 前記第1の差分値が前記第1の所定値以上である危険点を抽出する工程と、 前記危険点のパターン形状をそれぞれ比較し、第2の差分値を検出する工程と、 前記第2の差分値が第2の所定値内であるパターンを1つのグループとする工程と、 前記グループ毎のパターンを所定数ずつ抽出し、この抽出されたパターンの危険点の検証を行う工程と を具備することを特徴とする半導体集積回路パターンの検証方法。
IPC (5件)：
G03F 1/08 ,  G03F 7/20 ,  G06F 17/50 ,  H01L 21/027 ,  H01L 21/82
FI (6件)：
G03F1/08 A ,  G03F7/20 521 ,  G06F17/50 666C ,  G06F17/50 666S ,  H01L21/30 502P ,  H01L21/82 T
Fターム (17件)：
2H095BA02 ,  2H095BB02 ,  2H095BC09 ,  5B046AA08 ,  5B046BA04 ,  5B046JA02 ,  5B046JA04 ,  5F064DD10 ,  5F064DD14 ,  5F064DD47 ,  5F064EE14 ,  5F064HH01 ,  5F064HH06 ,  5F064HH09 ,  5F064HH10 ,  5F064HH13 ,  5F064HH14
引用特許：
出願人引用 (9件)
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審査官引用 (6件)
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