特許
J-GLOBAL ID：200903033231431668
半導体加速度センサの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 成示 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-289574
公開番号（公開出願番号）：特開平11-126908
出願日： 1997年10月22日
公開日（公表日）： 1999年05月11日
要約：
【要約】【課題】 撓み部の厚さを精度良く形成することができる半導体加速度センサの製造方法を提供する。【解決手段】 一主表面及び二主表面を有するシリコン基板1の一主表面に、シリコン基板1の中央部1aの少なくとも一部分の外縁から外側方向に延びる多孔質シリコン領域3を形成する工程と、シリコン基板1の一主表面上に、加速度印加時に撓む撓み部15に相当する厚さでエピタキシャル層4を形成する工程と、シリコン基板1のエピタキシャル層4形成面側の所定の箇所にピエゾ抵抗6及び拡散配線7を形成する工程と、加速度印加時に撓み部15に撓みを与える重り部16の外周縁に対応する部分をシリコン基板1の二主表面側から異方性エッチングして、多孔質シリコン領域3に到達する切り込み部11を形成する工程と、切り込み部11を介して多孔質シリコン領域3を等方性エッチングにて除去し、重り部16の中央部に接続して両端がフレーム14に支持された撓み部15をエピタキシャル層4により形成する。
請求項（抜粋）：
一主表面及び二主表面を有する半導体基板の一主表面に、該半導体基板の中央部の少なくとも一部分の外縁から外側方向に延びる多孔質シリコン領域を形成する工程と、前記半導体基板の一主表面上に、加速度印加時に撓む撓み部に相当する厚さでエピタキシャル層を形成する工程と、前記半導体基板の該エピタキシャル層形成面側の所定の箇所に印加された加速度を検出する加速度検出手段を形成する工程と、加速度印加時に前記撓み部に撓みを与える重り部の外周縁に対応する部分を前記半導体基板の二主表面側から異方性エッチングして、前記多孔質シリコン領域に到達する切り込み部を形成する工程と、該切り込み部を介して前記多孔質シリコン領域を等方性エッチングにて除去し、前記重り部の中央部に接続して両端が前記エピタキシャル層により形成されたフレームに支持された撓み部をエピタキシャル層により形成する工程とを有する半導体加速度センサの製造方法。
IPC (2件)：
FI (2件)：
H01L 29/84 A
, G01P 15/12
