特許
J-GLOBAL ID：200903034025556124
半導体回路装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-327058
公開番号（公開出願番号）：特開2000-151379
出願日： 1998年11月17日
公開日（公表日）： 2000年05月30日
要約：
【要約】【課題】 階層電源構成を有する半導体回路装置においてサブスレッショルドリーク電流の低減効果を維持しつつスタンバイ状態初期の動作遅延を防止する。【解決手段】 メイン電源線10、メイン接地線14中に抵抗素子50,52を挿入し、その両端の電圧をオフセット差動増幅器54,56で受け、サブ電源線12、サブ接地線16に接続されたトランジスタ58,60を制御する。これにより、サブ電源線12からメイン接地線14に流れるリーク電流、メイン電源線10からサブ接地線16に流れるリーク電流Ileakは、常に一定に維持される。
請求項（抜粋）：
アクティブ状態およびスタンバイ状態を有する半導体回路装置であって、第1の電源電圧を受ける第1のメイン電源線と、第1のサブ電源線と、前記第1のメイン電源線と前記第1のサブ電源線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第1のスイッチング素子と、第2の電源電圧を受ける第2のメイン電源線と、前記第2のメイン電源線および前記第1のサブ電源線の間に接続され、前記スタンバイ状態で前記第2の電源電圧に対応する第1の論理レベルを出力する第1の論理回路と、前記第1のサブ電源線に一定の電流を供給する第1の定電流回路とを備える、半導体回路装置。
Fターム (14件)：
5J056AA00
, 5J056BB02
, 5J056BB17
, 5J056BB49
, 5J056CC00
, 5J056CC01
, 5J056CC02
, 5J056CC03
, 5J056CC14
, 5J056DD13
, 5J056DD28
, 5J056EE03
, 5J056FF06
, 5J056KK00
