特許
J-GLOBAL ID：200903034084368498
半導体記憶装置およびその読み出し回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-085913
公開番号（公開出願番号）：特開2000-277632
出願日： 1999年03月29日
公開日（公表日）： 2000年10月06日
要約：
【要約】【課題】 1つのメモリセルに複数個の情報を書き込むことで、メモリセルトランジスタ数を減らし小チップ化を実現することができる。【解決手段】 ドレイン領域105上に接する抵抗素子108と、第一の絶縁膜107と、ドレイン領域105と抵抗素子108を接続するために第一の絶縁膜107に設けられた第一のコンタクト孔111と、抵抗素子108上に接するビット線111と、第二の絶縁膜109と、抵抗素子108とビット線111を接続するために第二の絶縁膜109に設けられた第二のコンタクト孔114とからなる構成を複数備え、抵抗素子108の径を変えることにより抵抗値が複数設定されている。これにより、メモリセルに複数の情報を書き込むことができ、多値化が実現する。また、縦型MOSトランジスタ上に、抵抗素子を縦積みしているため、抵抗素子による平面積増加は殆どなく小面積化が可能である。
請求項（抜粋）：
第一導電領域と、前記第一導電領域上に形成したゲート電極と、前記ゲート電極の厚み方向に柱状に埋め込んだ半導体と、前記半導体の下端部と前記第一導電領域の間に形成した第二導電型のソース領域と、前記半導体の上端部に形成した第二導電型のドレイン領域と、前記ドレイン領域上に接する抵抗素子と、前記ゲート電極およびドレイン領域上に形成された第一の絶縁膜と、前記ドレイン領域と前記抵抗素子を接続するために前記第一の絶縁膜に設けられた第一のコンタクト孔と、前記抵抗素子上に接するビット線と、前記抵抗素子の周囲に形成された第二の絶縁膜と、前記抵抗素子と前記ビット線を接続するために前記第二の絶縁膜に設けられた第二のコンタクト孔とからなる構成を複数備え、前記抵抗素子の径を各々変えることにより抵抗値が複数設定されていることを特徴とするマスクROMの半導体記憶装置。
IPC (5件)：
H01L 21/8246
, H01L 27/112
, G11C 17/08
, G11C 16/04
, G11C 17/18
H01L 27/10 433
, G11C 17/00 301 A
, G11C 17/00 305
, G11C 17/00 306 Z
5B003AA05
, 5B003AB04
, 5B003AC01
, 5B003AC02
, 5B003AD04
, 5B003AD05
, 5B003AD09
, 5F083CR01
, 5F083GA09
, 5F083GA30
, 5F083KA01
, 5F083KA05
, 5F083LA03
, 5F083LA10
, 5F083ZA21
