特許
J-GLOBAL ID：200903035140318144

半導体集積回路

発明者：
石橋 孝一郎

石橋 孝一郎 について

, 
長田 健一

長田 健一 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-182902
公開番号（公開出願番号）：特開2001-015704
出願日： 1999年06月29日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】集積回路内では、それぞれの回路の事情により最適なゲート長とゲート酸化膜厚としきい値電圧があることになる。これらの回路を同一基板上に集積する半導体集積回路では、それぞれの回路の最適な値にするために製造工程が複雑化し、結果として歩留まりの低下、製造日数の増加に伴い製造コストの上昇をもたらす。【解決手段】論理回路には高低2種類のしきい値のトランジスタを用い、メモリセルには高しきい値電圧と同じしきい値電圧のトランジスタにより構成し、入出力回路は上記の高しきい値電圧と同じチャネルの不純物濃度でゲート酸化膜厚を厚くしたトランジスタを用いて構成する。
請求項（抜粋）：
論理回路と、メモリセルを集積したメモリセルアレーを具備し、上記論理回路は第1しきい値電圧を持つNMOSトランジスタと第3しきい値電圧を持つPMOSトランジスタよりなる第1論理ゲートと、第2しきい値電圧を持つNMOSトランジスタと第4しきい値電圧を持つPMOSトランジスタよりなる第2論理ゲートにより形成され、上記メモリセルアレーは2つの負荷MOSトランジスタと2つの駆動MOSトランジスタと、2つの転送MOSトランジスタからなるスタティック型のメモリセルを集積したメモリセルアレーであり、上記2つの負荷MOSトランジスタは上記第4しきい値電圧を有するPMOSトランジスタにより形成され、上記2つの駆動MOSトランジスタは上記第2しきい値電圧を有するNMOSトランジスタにより形成され、上記第1しきい値電圧は上記第2しきい値電圧より小さく、上記第3しきい値電圧の絶対値は上記第4しきい値電圧の絶対値より小さいことを特徴とする半導体集積回路。
IPC (9件)：
H01L 27/10 481 ,  G11C 11/41 ,  G11C 11/401 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8244 ,  H01L 27/11 ,  H01L 27/108 ,  H01L 21/8242
FI (7件)：
H01L 27/10 481 ,  G11C 11/34 Z ,  G11C 11/34 352 Z ,  H01L 27/08 321 D ,  H01L 27/08 321 K ,  H01L 27/10 381 ,  H01L 27/10 681 F
Fターム (51件)：
5B015HH01 ,  5B015HH03 ,  5B015JJ02 ,  5B015JJ05 ,  5B015JJ21 ,  5B015KA13 ,  5B015KB00 ,  5B015KB32 ,  5B015KB33 ,  5B015QQ01 ,  5B015QQ03 ,  5B024AA01 ,  5B024AA15 ,  5B024BA03 ,  5B024BA29 ,  5B024CA01 ,  5B024CA03 ,  5B024CA27 ,  5F048AB01 ,  5F048AB03 ,  5F048AC03 ,  5F048BA01 ,  5F048BB03 ,  5F048BB15 ,  5F048BB16 ,  5F048BB18 ,  5F048BD01 ,  5F048BD04 ,  5F048BD10 ,  5F048BE03 ,  5F048BE04 ,  5F083AD00 ,  5F083BS02 ,  5F083BS14 ,  5F083BS27 ,  5F083GA01 ,  5F083GA05 ,  5F083GA06 ,  5F083GA11 ,  5F083KA06 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA09 ,  5F083LA10 ,  5F083PR14 ,  5F083PR36 ,  5F083ZA04 ,  5F083ZA07 ,  5F083ZA08 ,  5F083ZA12
引用特許：
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM