特許
J-GLOBAL ID：200903036702164400
半導体パッケージの製造方法及び半導体パッケージ
発明者：
出願人/特許権者：
代理人 (1件)：
綿貫 隆夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-117345
公開番号（公開出願番号）：特開平9-307019
出願日： 1996年05月13日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】 絞り加工により信頼性の高い半導体パッケージを製造する。【解決手段】 金属板10で配線パターン18を形成する面に、電気的絶縁層14を密着させるための下地処理を施し、導体層16をエッチングして配線パターン18を形成し、配線パターンのインナーリード17および接続パッド19等のめっき必要個所を除いて前記配線パターンの形成面を保護皮膜20で被覆し、配線パターン18および電気的絶縁層14、保護皮膜20とともに前記基板を絞り加工して、半導体素子を搭載する収納凹部10a、ボンディング面10b、実装面10c等を成形し、前記インナーリード、接続パッド、基板の露出面に金めっき22を施す。
請求項（抜粋）：
金属板によって形成した基板の片面上に半導体素子と外部接続端子とを接続する配線パターンが電気的絶縁層を介して被着形成され、前記基板とともに前記配線パターン及び前記電気的絶縁層を絞り加工することにより、半導体素子を搭載する収納凹部と、該収納凹部の周囲の前記配線パターンを支持するための1または複数の段差面と、該段差面の周囲の外部接続端子を接合するための実装面とを形成する半導体パッケージの製造方法において、前記金属板の前記配線パターンを形成する面に電気的絶縁層を密着させるための下地処理を施し、前記基板に電気的絶縁層を被着形成して該電気的絶縁層の表面に導体層を被着形成し、前記導体層をエッチングして所定の配線パターンを形成し、前記配線パターンのインナーリードおよび接続パッド等のめっき必要個所を除いて前記配線パターンの形成面を保護皮膜で被覆し、前記基板上で半導体素子搭載部に被着形成された前記電気的絶縁層を削除した後、前記配線パターンおよび電気的絶縁層、保護皮膜とともに前記基板を絞り加工して、半導体素子を搭載する収納凹部、前記配線パターンのインナーリードを支持する段差面、外部接続端子を接続する実装面等を成形し、前記インナーリード、接続パッド、基板の露出面に金めっきを施すことを特徴とする半導体パッケージの製造方法。
IPC (3件)：
H01L 23/12
, H01L 23/14
, H01L 23/50
H01L 23/12 L
, H01L 23/50 S
, H01L 23/14 M
