半導体メモリ装置の製造方法

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：伊丹勝
公報種別：公開公報
出願番号（国際出願番号）：特願2001-229409
公開番号（公開出願番号）：特開2003-046062
出願日： 2001年07月30日
公開日（公表日）： 2003年02月14日
要約：

【要約】 (修正有)【課題】メモリトランジスタの高信頼性及び高性能特性を得ることを可能とした半導体メモリ装置の製造方法を提供する。【解決手段】不揮発性メモリトランジスタを配列したセルアレイと、高電圧系MISFET及び低電圧系MISFETを含む周辺回路とを有する半導体メモリ装置の製造方法であって、シリコン基板1に最初に高電圧系MISFETに用いられる第1のゲート酸化膜6を形成する。セルアレイの領域で第1のゲート酸化膜6を除去してメモリトランジスタのトンネル絶縁膜となる第2のゲート酸化膜8を形成する。第1及び第2のゲート酸化膜上に第1の多結晶シリコン膜9を堆積し、低電圧系MISFETの領域で第1の多結晶シリコン膜及び第1のゲート酸化膜6を除去して、低電圧系MISFETの第3のゲート酸化膜13を形成する。

請求項（抜粋）：

不揮発性メモリトランジスタを配列したセルアレイと、高電圧系MISFET及び低電圧系MISFETを含む周辺回路とを有する半導体メモリ装置の製造方法であって、半導体基板に、高電圧系MISFETに用いられる第1のゲート絶縁膜を形成する工程と、前記セルアレイの領域に、前記第1のゲート絶縁膜を除去して前記不揮発性メモリトランジスタのトンネル絶縁膜となる第2のゲート絶縁膜を形成する工程と、前記第1及び第2のゲート絶縁膜上に第1のゲート電極材料膜を堆積する工程と、前記低電圧系MISFETの領域で前記第1のゲート電極材料膜及び第1のゲート絶縁膜を除去して前記低電圧系MISFETの第3のゲート絶縁膜を形成した後、第2のゲート電極材料膜を堆積する工程と、を有することを特徴とする半導体メモリ装置の製造方法。

IPC (7件)：

H01L 27/10 481 , H01L 21/8238 , H01L 21/8247 , H01L 27/092 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (4件)：

H01L 27/10 481 , H01L 27/10 434 , H01L 29/78 371 , H01L 27/08 321 D

Fターム (55件)：

5F048AA05 , 5F048AA07 , 5F048AB01 , 5F048AC03 , 5F048BA01 , 5F048BA11 , 5F048BA12 , 5F048BB05 , 5F048BB08 , 5F048BB18 , 5F048BE02 , 5F048BE03 , 5F048BG01 , 5F048BG13 , 5F048DA27 , 5F083EP02 , 5F083EP23 , 5F083EP49 , 5F083EP55 , 5F083EP56 , 5F083EP76 , 5F083JA04 , 5F083JA05 , 5F083JA35 , 5F083JA39 , 5F083JA53 , 5F083NA01 , 5F083PR06 , 5F083PR07 , 5F083PR12 , 5F083PR29 , 5F083PR40 , 5F083PR43 , 5F083PR45 , 5F083PR46 , 5F083PR53 , 5F083PR55 , 5F083PR56 , 5F083ZA05 , 5F083ZA07 , 5F083ZA08 , 5F101BA01 , 5F101BA26 , 5F101BA29 , 5F101BA35 , 5F101BA36 , 5F101BB05 , 5F101BD02 , 5F101BD10 , 5F101BD27 , 5F101BD34 , 5F101BD35 , 5F101BD36 , 5F101BH19 , 5F101BH21

引用特許：

審査官引用 (8件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平4-333232 出願人：セイコーエプソン株式会社
不揮発性半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平11-067745 出願人：日本電気株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平11-067369 出願人：株式会社東芝

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