特許
J-GLOBAL ID：200903039920881768

半導体装置

発明者：
野尻 尚紀

野尻 尚紀 について

, 
廣瀬 雅也

廣瀬 雅也 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 池内 寛幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-334859
公開番号（公開出願番号）：特開2001-156181
出願日： 1999年11月25日
公開日（公表日）： 2001年06月08日
要約：
【要約】【課題】 半導体装置において、入力保護回路のESD耐圧を向上させる。【解決手段】 それぞれ独立した導電電位となるように、ウエル領域36の素子活性領域にドーピングを施して形成され、それぞれエミッタ領域およびコレクタ領域として機能する第1半導体領域40および第2半導体領域41と、第1半導体領域と第2半導体領域の間に形成されたベース領域37とを有するバイポーラトランジスタと、ベース領域37以外の半導体領域にゲート配線を施して形成されたMOS型トランジスタとを備えた。
請求項（抜粋）：
少なくともバイポーラトランジスタをウエル領域に形成した半導体装置であって、前記バイポーラトランジスタは、それぞれ独立した導電電位となるように、前記ウエル領域の素子活性領域にドーピングを施して形成され、それぞれエミッタ領域およびコレクタ領域として機能する第1半導体領域および第2半導体領域と、前記第1半導体領域と前記第2半導体領域の間に形成されたベース領域とを備え、前記ベース領域以外の半導体領域にゲート配線を施して形成されたMOS型トランジスタを備えたことを特徴とする半導体装置。
IPC (7件)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8222 ,  H01L 27/06 ,  H01L 29/78
FI (4件)：
H01L 27/08 321 H ,  H01L 27/04 H ,  H01L 27/06 101 U ,  H01L 29/78 301 K
Fターム (39件)：
5F038BH06 ,  5F038BH12 ,  5F038BH13 ,  5F040DA23 ,  5F040DA24 ,  5F040DB03 ,  5F040DB07 ,  5F040EF02 ,  5F040EF12 ,  5F040EK05 ,  5F040FB02 ,  5F048AA02 ,  5F048AA05 ,  5F048AA10 ,  5F048AB04 ,  5F048AB06 ,  5F048AB07 ,  5F048AC03 ,  5F048AC08 ,  5F048BA01 ,  5F048BC06 ,  5F048BC07 ,  5F048BE04 ,  5F048BF17 ,  5F048BG14 ,  5F048CA01 ,  5F048CC10 ,  5F048CC15 ,  5F048CC16 ,  5F048CC19 ,  5F082AA02 ,  5F082AA03 ,  5F082AA26 ,  5F082AA33 ,  5F082BA05 ,  5F082BC04 ,  5F082BC09 ,  5F082FA16 ,  5F082GA04
引用特許：
審査官引用 (13件)
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平7-049899   出願人：三菱電機株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平5-278151   出願人：株式会社東芝
  • 特開昭62-002656
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