特許
J-GLOBAL ID：200903040616947319
半導体メモリ装置のキャパシタ及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平9-331819
公開番号（公開出願番号）：特開平10-173154
出願日： 1997年12月02日
公開日（公表日）： 1998年06月26日
要約：
【要約】【課題】 障壁層の酸化を防止するキャパシタ及びその製造方法を提供する。【解決手段】 メモリセルトランジスタの形成された半導体基板10上の層間絶縁膜内に形成されたコンタクトホールを介してトランジスタのソース/ドレイン領域と連結される下部電極30Aと、下部電極30Aを覆う誘電膜40と、誘電膜40上に形成された上部電極50とを具備する。コンタクトの一部は半導体基板10と下部電極30Aとの構成物質の相互拡散を防止するための障壁層で構成される。障壁層はソース/ドレイン領域に接する底面と、層間絶縁膜により完全に遮断されている側面と、コンタクトの一部を除いた残り部分を介在させ下部電極30Aと所定距離だけ離隔されて水平方向に平坦な上面を有する柱状を有する。
請求項（抜粋）：
メモリセルトランジスタの形成された半導体基板上の層間絶縁膜内に形成されたコンタクトホールを介して前記トランジスタのソース/ドレイン領域と連結される下部電極と、前記下部電極を覆う誘電膜と、前記誘電膜上に形成された上部電極とを具備したキャパシタにおいて、前記半導体基板と前記下部電極との構成物質の相互拡散を防止するための障壁層が前記コンタクトホールの一部を埋立てることを特徴とする半導体メモリ装置のキャパシタ。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 C
, H01L 27/04 C
, H01L 27/10 651
