特許
J-GLOBAL ID：200903041997088119
シリアルフラッシュメモリにおける直接実行のための制御装置及びその方法、これを用いたフラッシュメモリチップ
発明者：
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出願人/特許権者：
代理人 (2件)：
志賀 正武
, 渡邊 隆
公報種別：公開公報
出願番号（国際出願番号）：特願2003-358406
公開番号（公開出願番号）：特開2004-220557
出願日： 2003年10月17日
公開日（公表日）： 2004年08月05日
要約：
【課題】 XIP機能支援を可能にするシリアルフラッシュコントローラ及び該コントローラを有するメモリチップを提供することを目的とする。【解決手段】 本発明による制御装置は、システムインタフェース部から受信される主制御部の命令語によってシリアルフラッシュの指定されたメモリアドレスをアクセスし、主制御部から要求されたデータの読み出しまたは書き込みを行うキャッシュモジュールと、シリアルフラッシュに書き込まれたブートコードを読み出してバッファに格納し、主制御部からブートコードが要求されると、直ちに伝送してシステムブートを実行させるブートローダーが設けられたシリアルフラッシュコントローラと、キャッシュモジュールまたはシリアルフラッシュコントローラとシリアルフラッシュとの間のデータ送受信を処理するフラッシュインタフェース部とを備えることを特徴とする。【選択図】 図2
請求項（抜粋）：
システムインタフェース部から受信される主制御部の命令語によってシリアルフラッシュの指定されたメモリアドレスをアクセスし、前記主制御部から要求されたデータの読み出しまたは書き込みを行うキャッシュモジュールと、
前記シリアルフラッシュに書き込まれたブートコードを読み出してバッファに格納し、前記主制御部からブートコードが要求されると、直ちに伝送してシステムブートを実行させるブートローダーが設けられたシリアルフラッシュコントローラと、
前記キャッシュモジュール及びシリアルフラッシュコントローラとシリアルフラッシュとの間のデータ送受信を処理するフラッシュインタフェース部とを備えることを特徴とするシリアルフラッシュにおけるXIP実行のための制御装置。
IPC (2件)：
FI (6件)：
G06F12/08 515Z
, G06F12/08 505Z
, G06F12/08 517B
, G06F12/08 551Z
, G11C17/00 601T
, G11C17/00 613
5B005MM01
, 5B005NN22
, 5B005NN25
, 5B005UU23
, 5B005UU24
, 5B025AC05
, 5B025AD05
審査官引用 (2件)
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One Chip That Does It All
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One Chip That Does It All
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