特許
J-GLOBAL ID：200903044638937010
垂直MISFETディバイス,CMOSプロセスインテグレイション,RAMアプリケイション
発明者：
,
出願人/特許権者：
代理人 (1件)：
白浜 吉治
公報種別：公開公報
出願番号（国際出願番号）：特願平8-191301
公開番号（公開出願番号）：特開平9-232576
出願日： 1996年06月17日
公開日（公表日）： 1997年09月05日
要約：
【要約】少なくともソース層(7)、チャンネル層(3)及びドレン層(1)を含む複数層のスタックから成るシリコン・ゲルマニウムをベースとする垂直MISFETディバイスにおいて:-チャンネル層(3)が非ドーピング処理または低ドーピング処理されており;-ソース/チャンネル界面に近くソースに非ドーピングまたは低ドーピング処理域(5)が存在するようにソース(7)とチャンネル(3)との間にヘテロ接合を形成し;-絶縁層(11)を介在させてゲート(13)を好ましくはほぼ直角に、少なくとも部分的にソース(7)、チャンネル(3)及びドレン(1)層とオーバラップさせたことを特徴とするシリコン・ゲルマニウムをベースとする垂直MISFETディバイス。
請求項（抜粋）：
少なくともソース層(7または7′)、チャンネル層(3または3′)及びドレン層(1または1′)を含む複数層のスタックから成るシリコンゲルマニウムをベースとする垂直MISFETディバイスにおいて、-チャンネル層(3または3′)が非ドーピングまたは低ドーピング処理層であり;-ソース(7または7′)とチャンネル(3または3′)の間にヘテロ接合が形成され、ソースのソース/チャンネルインタフェース近傍に非ドーピングまたは低ドーピング処理域(5または5′)が存在し;-ゲート(13または13′)がソース(7または7′)、チャンネル(3または3′)及びドレン(1または1′)層と、絶縁層(11または11′)を介在させて少なくとも部分的に好ましくは直角にオーバラップすることを特徴とするシリコンゲルマニウムをベースとする垂直MISFETディバイス。
IPC (5件)：
H01L 29/78
, H01L 21/8238
, H01L 27/092
, H01L 21/8242
, H01L 27/108
H01L 29/78 301 X
, H01L 27/08 321 A
, H01L 27/10 321
