特許
J-GLOBAL ID：200903044774161557

半導体記憶装置

発明者：
稲場 恒夫

稲場 恒夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-347682
公開番号（公開出願番号）：特開2006-156844
出願日： 2004年11月30日
公開日（公表日）： 2006年06月15日
要約：
【課題】書き込み電流の低減を図る事が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第1の方向に延在された第1の延在部と、第1の延在部と一端がつながりかつ第1の方向に対して第1の斜め方向に延在された第1の斜め延在部20と、第1の斜め延在部の他端と一端がつながりかつ第1の方向に延在された第2の延在部とを有する第1の書き込み配線と、第1の方向と異なる第2の方向に延在された第4の延在部と、第4の延在部と一端がつながりかつ第2の方向に対して第3の斜め方向に延在された第3の斜め延在部30と、第3の斜め延在部の他端と一端がつながりかつ第2の方向に延在された第5の延在部とを有する第2の書き込み配線と、少なくとも一部が第1及び第3の斜め延在部20,30に挟まれて配置された磁気抵抗素子10とを具備する。【選択図】 図1
請求項（抜粋）：
第1の方向に延在された第1の延在部と、前記第1の延在部と一端がつながりかつ前記第1の方向に対して第1の斜め方向に延在された第1の斜め延在部と、前記第1の斜め延在部の他端と一端がつながりかつ前記第1の方向に延在された第2の延在部と、前記第2の延在部の他端と一端がつながりかつ前記第1の斜め方向と反対の第2の斜め方向に延在された第2の斜め延在部と、前記第2の斜め延在部の他端とつながりかつ前記第1の延在部とほぼ同一線上に延在された第3の延在部とを有する第1の書き込み配線と、 前記第1の方向と異なる第2の方向に延在された第4の延在部と、前記第4の延在部と一端がつながりかつ前記第2の方向に対して第3の斜め方向に延在された第3の斜め延在部と、前記第3の斜め延在部の他端と一端がつながりかつ前記第2の方向に延在された第5の延在部と、前記第5の延在部の他端と一端がつながりかつ前記第3の斜め方向と反対の第4の斜め方向に延在された第4の斜め延在部と、前記第4の斜め延在部の他端とつながりかつ前記第4の延在部とほぼ同一線上に延在された第6の延在部とを有する第2の書き込み配線と、 少なくとも一部が前記第1及び第3の斜め延在部に挟まれて配置された磁気抵抗素子と を具備することを特徴とする半導体記憶装置。
IPC (4件)：
H01L 27/105 ,  H01L 21/824 ,  G11C 11/15 ,  H01L 43/08
FI (3件)：
H01L27/10 447 ,  G11C11/15 120 ,  H01L43/08 Z
Fターム (6件)：
5F083FZ10 ,  5F083LA04 ,  5F083LA05 ,  5F083LA12 ,  5F083LA16 ,  5F083LA21
引用特許：
出願人引用 (3件) 審査官引用 (7件)
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