特許
J-GLOBAL ID：200903045502001743

エラー訂正可能なフラッシュメモリシステム

発明者：
田中 智晴

田中 智晴 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-351435
公開番号（公開出願番号）：特開2000-173289
出願日： 1998年12月10日
公開日（公表日）： 2000年06月23日
要約：
【要約】【課題】メモリシステムにおける使用禁止のメモリ領域が過剰に増大するのを防ぐ、エラー訂正可能なフラッシュメモリシステムを提供すること。【解決手段】MPU2はROM3のプログラムを読んでホストとデータのやり取りをするカードインターフェイスユニット4、SRAMインターフェイス兼データ転送制御ユニット5、エラー検出・訂正ユニット7、フラッシュメモリ制御ユニット8を制御する。フラッシュメモリ制御ユニット8には、エラー判定部81が含まれている。エラー判定部81は、フラッシュメモリ9におけるデータの消去、書き込みの各動作モードでのエラーが、ある決められたアルゴリズムに従ってエラー検出・訂正ユニット7で訂正できる範囲に収まっていれば、そのエラーを許可し、正常な消去または書き込みがなされたとみなされるよう作用する。
請求項（抜粋）：
複数のフラッシュメモリセルから構成されるデータの消去や書き込みのなされる記憶単位群を備え、前記記憶単位群から読み出されるデータのうちの所定数のエラーを検出・訂正可能であって、前記記憶単位群へのデータの変更をした際、前記記憶単位群のデータが所望の記憶状態になっているか否か検査の結果、所望の記憶状態にできなかったエラーがあり、かつこのエラーが前記所定数の範囲内に収まっているとき、前記記憶単位群に対して正常な記憶状態になっているとして処理することを特徴とするエラー訂正可能なフラッシュメモリシステム。
IPC (3件)：
G11C 16/06 ,  G06F 12/16 320 ,  G11C 29/00 631
FI (3件)：
G11C 17/00 639 C ,  G06F 12/16 320 F ,  G11C 29/00 631 Z
Fターム (19件)：
5B018GA03 ,  5B018GA04 ,  5B018HA01 ,  5B018JA22 ,  5B018KA15 ,  5B018NA06 ,  5B018QA13 ,  5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD00 ,  5B025AD04 ,  5B025AD05 ,  5B025AD08 ,  5B025AE08 ,  5B025AE09 ,  5L106AA10 ,  5L106BB01 ,  5L106BB12
引用特許：
審査官引用 (7件)
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