特許
J-GLOBAL ID：200903045528892336
半導体素子の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2005-058837
公開番号（公開出願番号）：特開2006-210861
出願日： 2005年03月03日
公開日（公表日）： 2006年08月10日
要約：
【課題】トレンチ埋め込み法により作製された並列pn構造をドリフト部とする半導体素子の耐圧を確保すること。【解決手段】n型低抵抗基板1の上にn型半導体をエピタキシャル成長させ、そのn型半導体にトレンチを形成する。p型半導体をエピタキシャル成長させて、トレンチをp型半導体で埋める。n型半導体よりなるn型領域5およびp型半導体よりなるp型領域6の表面を研磨して平坦にした後、非活性領域となる領域のp型領域6にボロンを選択的にイオン注入する。非酸化性雰囲気で熱処理して、注入されたボロンを活性化させる。熱酸化を行って、フィールド酸化膜を形成する。MOSFETの表面側の素子構造、ソース電極およびチャネルストッパ電極を形成し、基板1の裏面にドレイン電極をする。【選択図】 図6
請求項（抜粋）：
オン状態のときに電流が流れる活性領域と該活性領域の周囲の非活性領域にわたって、低抵抗層上に第1導電型半導体領域と第2導電型半導体領域が交互に配置された並列pn構造を有する半導体素子を製造するにあたって、
低抵抗層上に第1導電型半導体をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第2の工程と、
前記トレンチ内を第2導電型半導体のエピタキシャル成長により埋める第3の工程と、
前記トレンチ間に残った第1導電型半導体領域および前記トレンチ内に埋め込まれた第2導電型半導体領域よりなる並列pn構造の表面を研磨により平坦にする第4の工程と、
平坦になった前記並列pn構造の非活性領域となる領域に第2導電型の不純物をイオン注入する第5の工程と、
前記並列pn構造に注入された第2導電型の不純物を非酸化性雰囲気での熱処理により活性化させる第6の工程と、
熱酸化により前記並列pn構造の表面の一部をフィールド酸化膜で覆う第7の工程と、
を含むことを特徴とする半導体素子の製造方法。
IPC (6件)：
H01L 29/78
, H01L 21/76
, H01L 29/739
, H01L 21/336
, H01L 21/329
, H01L 29/861
H01L29/78 652H
, H01L29/78 652R
, H01L29/78 655C
, H01L29/78 658F
, H01L29/78 658G
, H01L29/91 A
, H01L29/91 C
出願人引用 (3件)
審査官引用 (7件)
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