特許
J-GLOBAL ID：200903046005947141

マイクロコンピュータおよびマイクロコンピュータを用いたシステム

発明者：
吉田 裕

吉田 裕 について

, 
亀井 達也

亀井 達也 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-182904
公開番号（公開出願番号）：特開2001-014213
出願日： 1999年06月29日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】 クロックの立ち上がりと立ち下がりでデータの取り込み、もしくは書き込みを行なうダブルデータレート(DDR)方式のシンクロナスDRAMとの高速アクセスと、実装面積を削減することが可能なプロセッサの提供。【解決手段】 プロセッサ内部にDDR-SDRAMを制御するための手段を設け、プロセッサの動作周波数を利用して、DDR-SDRAMの制御を行う。
請求項（抜粋）：
中央処理ユニットと、前記中央処理ユニットに接続されたメモリ制御手段と、前記中央処理ユニットと前記メモリ制御手段とにクロックを供給するためのクロック制御部とを有するマイクロコンピュータであって、前記メモリ制御手段によって制御されるメモリは、ダブルデータレート方式のメモリであることを特徴とする一つの半導体チップ上に形成されたマイクロコンピュータ。
IPC (4件)：
G06F 12/00 564 ,  G06F 15/78 510 ,  G06F 15/78 ,  G11C 11/407
FI (4件)：
G06F 12/00 564 A ,  G06F 15/78 510 F ,  G06F 15/78 510 P ,  G11C 11/34 362 S
Fターム (11件)：
5B024AA15 ,  5B024BA21 ,  5B024BA25 ,  5B024CA27 ,  5B060CC03 ,  5B062AA01 ,  5B062AA03 ,  5B062CC01 ,  5B062DD05 ,  5B062DD10 ,  5B062HH02
引用特許：
審査官引用 (12件)
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引用文献：
審査官引用 (1件)
  • 多様化するポスト・シンクロナスDRAM 3種類が併存へ

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