ワード線昇圧回路を備えた半導体スタティックRAMの低電圧動作試験方法

発明者：
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-322373
公開番号（公開出願番号）：特開平11-144500
出願日： 1997年11月07日
公開日（公表日）： 1999年05月28日
要約：

【要約】【課題】ワード線昇圧回路を備えた半導体スタティックRAMにおける低電圧動作試験においてテスト信号を用いて昇圧回路の出力を制御して、試験時にはワード線の昇圧を停止して試験を行う方法を用いることで、短時間の試験で不良抜けのない試験方法の提供。【解決手段】電源電圧検知回路と昇圧選択回路とワード線昇圧回路及びワード線選択回路を備え、テスト信号によりワード線昇圧回路を制御し、試験時は、ワード線に電源電圧を与えることにより、基準電圧からセル実力電圧まで、特定の電圧区間で不良となるようなチップを全て除去する。

請求項（抜粋）：

ワード線昇圧回路を備えた半導体スタティックRAMの低電圧動作試験方法において、テスト信号によりワード線電圧を昇圧電圧と電源電圧とを切り替えて行う、ことを特徴とする低電圧動作試験方法。

IPC (3件)：

G11C 29/00 671 , G01R 31/28 , G11C 11/413

FI (3件)：

G11C 29/00 671 Z , G01R 31/28 B , G11C 11/34 341 D

引用特許：

出願人引用 (5件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-129598 出願人：日本電気株式会社
半導体メモリ
公報種別：公開公報出願番号：特願平3-212548 出願人：日本電気株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平8-045120 出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社

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審査官引用 (2件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-129598 出願人：日本電気株式会社
半導体メモリ
公報種別：公開公報出願番号：特願平3-212548 出願人：日本電気株式会社

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