特許
J-GLOBAL ID：200903047092873040

半導体装置及びその製造方法

発明者：
市毛 正之

市毛 正之 について

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竹内 祐司

竹内 祐司 について

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松井 法晴

松井 法晴 について

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佐藤 敦祥

佐藤 敦祥 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-143481
公開番号（公開出願番号）：特開2003-051559
出願日： 2002年05月17日
公開日（公表日）： 2003年02月21日
要約：
【要約】【課題】 カットオフ特性を向上しつつ微細化が可能な半導体装置及びその製造方法を提供すること。【解決手段】 半導体基板1と、半導体基板1中に形成され、第1導電型の第1不純物を含むソース・ドレイン領域5、12と、ソース・ドレイン領域5、12間の半導体基板1中に形成され、第2導電型の第2不純物を含むチャネル領域18、19と、半導体基板1上に形成され、チャネル領域18、19の少なくとも一部領域19の直上に位置する領域に第2不純物を含むゲート絶縁膜6と、チャネル領域18、19上に位置するゲート絶縁膜6上に形成された電荷蓄積層14と、電荷蓄積層14上に設けられ、ゲート絶縁膜6において第2不純物を含む領域の少なくとも一部領域の直上に位置する電荷蓄積層14上に設けられた接続部16によって、電荷蓄積層14と電気的に接続された制御ゲート電極17とを具備することを特徴としている。
請求項（抜粋）：
半導体基板と、前記半導体基板中に形成され、第1導電型の第1不純物を含むソース・ドレイン領域と、前記ソース・ドレイン領域間の前記半導体基板中に形成され、第2導電型の第2不純物を含むチャネル領域と、前記半導体基板上に形成され、前記チャネル領域の少なくとも一部領域の直上に位置する領域に前記第2不純物を含むゲート絶縁膜と、前記チャネル領域上に位置する前記ゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に設けられ、前記ゲート絶縁膜において前記第2不純物を含む領域の少なくとも一部領域の直上に位置する前記電荷蓄積層上に設けられた接続部によって、前記電荷蓄積層と電気的に接続された制御ゲート電極とを具備することを特徴とする半導体装置。
IPC (5件)：
H01L 21/8247 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L 27/10 481 ,  H01L 29/78 371 ,  H01L 27/10 434
Fターム (40件)：
5F083EP02 ,  5F083EP23 ,  5F083EP32 ,  5F083EP33 ,  5F083EP34 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083EP79 ,  5F083ER22 ,  5F083GA09 ,  5F083GA21 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083NA01 ,  5F083NA06 ,  5F083PR29 ,  5F083PR36 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F101BA07 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD02 ,  5F101BD15 ,  5F101BD22 ,  5F101BD24 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BF03 ,  5F101BH09 ,  5F101BH19 ,  5F101BH21
引用特許：
審査官引用 (8件)
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