特許
J-GLOBAL ID：200903047889539455

半導体記憶装置及びその製造方法

発明者：
青 山 賢 士

青 山 賢 士 について

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伊 藤 永 二

伊 藤 永 二 について

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清 利 正 弘

清 利 正 弘 について

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井 口 直

井 口 直 について

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矢 吹 宗

矢 吹 宗 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  重野 隆之
公報種別：公開公報
出願番号（国際出願番号）：特願2008-044481
公開番号（公開出願番号）：特開2009-206152
出願日： 2008年02月26日
公開日（公表日）： 2009年09月10日
要約：
【課題】動作速度が向上し、信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】半導体基板101上に所定間隔を空けて形成され、順に積層された第1の絶縁膜102、電荷蓄積層103、金属酸化物を含む第2の絶縁膜104、及び制御ゲート電極105をそれぞれ有する複数のワードラインと、ワードラインの側面及びワードライン間の半導体基板表面を覆う膜厚が15nm以下の第3の絶縁膜110と、互いに隣接ワードラインの制御ゲート電極105間に形成された第4の絶縁膜111と、第3の絶縁膜110及び第4の絶縁膜111に囲まれ、互いに隣接するワードラインの電荷蓄積層間103に位置する空洞部112と、を備える。【選択図】図3
請求項（抜粋）：
半導体基板と、 前記半導体基板上に所定間隔を空けて形成され、順に積層された第1の絶縁膜、電荷蓄積層、金属酸化物を含む第2の絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、 前記ワードラインの側面及び前記ワードライン間の前記半導体基板表面を覆う膜厚が15nm以下の第3の絶縁膜と、 互いに隣接する前記ワードラインの前記制御ゲート電極間に形成された第4の絶縁膜と、 前記第3の絶縁膜及び前記第4の絶縁膜に囲まれ、互いに隣接する前記ワードラインの前記電荷蓄積層間に位置する空洞部と、 を備える半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (40件)：
5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP23 ,  5F083EP53 ,  5F083EP56 ,  5F083ER21 ,  5F083GA03 ,  5F083GA11 ,  5F083GA27 ,  5F083JA02 ,  5F083JA04 ,  5F083JA06 ,  5F083JA12 ,  5F083JA19 ,  5F083JA55 ,  5F083JA60 ,  5F083KA01 ,  5F083NA06 ,  5F083PR07 ,  5F083PR21 ,  5F083PR42 ,  5F083PR52 ,  5F101BA01 ,  5F101BA23 ,  5F101BA26 ,  5F101BA29 ,  5F101BA33 ,  5F101BA36 ,  5F101BA42 ,  5F101BA45 ,  5F101BB02 ,  5F101BB05 ,  5F101BD02 ,  5F101BD35 ,  5F101BE07 ,  5F101BF08 ,  5F101BH02 ,  5F101BH19 ,  5F101BH21
引用特許：
出願人引用 (2件)
  • 特開平1-137651号公報
  • 米国特許出願公開第2006/0001073号明細書
審査官引用 (5件)
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