特許
J-GLOBAL ID：200903097779357294

不揮発性半導体記憶装置及びその製造方法

発明者：
栗 田 浩 一

栗 田 浩 一 について

, 
野 口 充 宏

野 口 充 宏 について

, 
合 田 晃

合 田 晃 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2003-200343
公開番号（公開出願番号）：特開2005-044844
出願日： 2003年07月23日
公開日（公表日）： 2005年02月17日
要約：
【課題】Si/Wの組成比が2.4以下のWSi又はWを用いて制御ゲート低抵抗化金属を形成した場合にも、十分抵抗が低くかつゲート間の耐圧を確保し、高い信頼性が得られる装置を提供する。【解決手段】Si/Wの組成比が2.4以下のWSi又はWを用いて形成された制御ゲート低抵抗化金属膜25の側壁が、側壁絶縁膜31により覆われている。このため、ゲート側壁酸化工程において、制御ゲート低抵抗化金属膜25に異常酸化が発生せず、ゲート電極としての正常な形状及び寸法を保つことができ、制御ゲート低抵抗化金属膜25に含まれるWが、ゲート側壁酸化工程で酸化炉中に拡散して金属汚染を生じる可能性を低減し、また層間絶縁膜に空隙が形成されず良好な埋め込み特性を得ることができる。【選択図】 図1
請求項（抜粋）：
半導体基板と、 前記半導体基板の表面部分に所定間隔を空けて形成されたソース領域及びドレイン領域と、 前記ソース領域及びドレイン領域の間に位置するチャネル領域と、 前記チャネル領域上に、第1の絶縁膜を介して形成された浮遊ゲート電極と、 前記浮遊ゲート電極上に、第2の絶縁膜を介して形成された半導体層と、この半導体層上に形成された金属層とを含む制御ゲート電極と、 前記制御ゲート電極上に形成された耐酸化性を有する第3の絶縁膜とを有する、電気的に情報の書き込み及び消去が可能な不揮発性半導体記憶装置において、 少なくとも前記金属層の側壁を覆うように形成された耐酸化性を有する第4の絶縁膜をさらに備え、 前記第4の絶縁膜は、前記金属層の側壁から少なくとも前記制御ゲート電極の前記半導体層の側壁の一部に渡って形成されていることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (40件)：
5F083EP02 ,  5F083EP22 ,  5F083EP32 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083EP77 ,  5F083ER22 ,  5F083GA02 ,  5F083GA24 ,  5F083HA02 ,  5F083HA06 ,  5F083JA02 ,  5F083JA04 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA19 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083PR12 ,  5F083PR21 ,  5F101BA01 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD39 ,  5F101BE07 ,  5F101BH02 ,  5F101BH03
引用特許：
審査官引用 (9件)
全件表示
引用文献：
審査官引用 (1件)

前のページに戻る

TOP

BOTTOM