特許
J-GLOBAL ID：200903021315062040

半導体装置およびその製造方法

発明者：
笹子 佳孝

笹子 佳孝 について

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石井 智之

石井 智之 について

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峰 利之

峰 利之 について

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長部 太郎

長部 太郎 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2006-127406
公開番号（公開出願番号）：特開2007-299975
出願日： 2006年05月01日
公開日（公表日）： 2007年11月15日
要約：
【課題】ワード線方向の隣接セルの電位変化が与えるしきい値シフトを低減することによって、誤読み出しを低減し、フラッシュメモリの信頼性を向上させる。【解決手段】フラッシュメモリのメモリセルは、半導体基板1のp型ウエル10に形成され、ゲート絶縁膜4、浮遊ゲート5、高誘電体膜6、制御ゲート8(ワード線WL)を有している。浮遊ゲート5と制御ゲート8(ワード線WL)は高誘電体膜6によって分離されている。行方向に配列された複数のメモリセルは、列方向に延在する素子分離溝3によって分離されている。素子分離溝3の内部には、酸化シリコン膜24が埋め込まれている。酸化シリコン膜24の内部には、空洞15が設けられている。空洞15は、その下端部が素子分離溝3の底部近傍まで延在し、上端部が浮遊ゲート5を覆う高誘電体膜6の上面よりもさらに上方まで延在している。【選択図】図4
請求項（抜粋）：
第1導電型の半導体基板の主面の第1方向、および前記第1方向と直交する第2方向にマトリクス状に配置された複数のメモリセルを有し、 前記複数のメモリセルのそれぞれは、ゲート絶縁膜を介して前記半導体基板の主面上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第1絶縁膜と、前記第1絶縁膜を介して前記浮遊ゲートの上部に形成された制御ゲートとを備え、 前記第1方向に配列された複数のメモリセルは、前記半導体基板の主面に形成され、かつ前記第2方向に延在する素子分離溝によって互いに分離され、 前記第2方向に配列された複数のメモリセルは、直列に接続され、 前記第1方向に配列された前記複数のメモリセルのそれぞれの前記制御ゲートは、一体となって前記第1方向に延在するワード線を構成し、 前記第1方向に隣接する前記浮遊ゲート同士が対向する領域には、内部に空洞を有する第2絶縁膜が形成されていることを特徴とする半導体装置。
IPC (5件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/76
FI (3件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L21/76 L
Fターム (43件)：
5F032AA35 ,  5F032AA44 ,  5F032AC02 ,  5F032CA17 ,  5F032DA02 ,  5F032DA23 ,  5F032DA24 ,  5F083EP02 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP56 ,  5F083EP76 ,  5F083ER02 ,  5F083ER03 ,  5F083ER05 ,  5F083ER09 ,  5F083ER14 ,  5F083ER19 ,  5F083ER22 ,  5F083ER30 ,  5F083GA11 ,  5F083GA22 ,  5F083JA02 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083NA01 ,  5F083NA06 ,  5F083PR21 ,  5F101BA26 ,  5F101BA36 ,  5F101BB05 ,  5F101BB08 ,  5F101BC02 ,  5F101BC11 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH02
引用特許：
出願人引用 (2件) 審査官引用 (9件)
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