不揮発性半導体記憶装置と半導体装置および、不揮発性半導体記憶装置の製造方法

発明者： , , ,
出願人/特許権者：
代理人 (6件)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行
公報種別：公開公報
出願番号（国際出願番号）：特願2005-276365
公開番号（公開出願番号）：特開2007-088283
出願日： 2005年09月22日
公開日（公表日）： 2007年04月05日
要約：

【課題】メモリセルのしきい値電圧の変動を抑制することができ、良好に読出しを行なうことができる不揮発性半導体記憶装置およびその製造方法を提供すると共に、配線間に形成される容量を低減することができ、駆動速度の向上を図ることができる半導体装置を提供する。【解決手段】半導体基板1の主表面上に、第1絶縁膜15を介して形成された第1フローティングゲートFGaと、第2フローティングゲートFGbと、第1フローティングゲートFGa上に形成された第1コントロールゲートCG1と、第2フローティングゲートFGb上に形成された第2コントロールゲートCG2と、第1コントロールゲートCG1と、第2コントロールゲートCG2とを覆うように形成された層間絶縁膜17と、層間絶縁膜17において、少なくとも、第1フローティングゲートFGaと第2フローティングゲートFGbとの間に位置する部分に形成された空隙部GAとを備える。【選択図】図3

請求項（抜粋）：

半導体基板と、前記半導体基板の主表面上に、第1絶縁膜を介して形成された第1フローティングゲートと、前記半導体基板の主表面上に、第2絶縁膜を介して形成された第2フローティングゲートと、前記第1フローティングゲート上に、第3絶縁膜を介して形成され、前記半導体基板の主表面と平行な方向の幅が前記第1フローティングゲートより広い第1幅広部を有する第1コントロールゲートと、前記第2フローティングゲート上に、第4絶縁膜を介して形成され、前記半導体基板の主表面と平行な方向の幅が前記第2フローティングゲートより広い第2幅広部を有する第2コントロールゲートと、前記第1コントロールゲートと、前記第2コントロールゲートとを覆うように形成された層間絶縁膜と、前記層間絶縁膜において、少なくとも、前記第1フローティングゲートと前記第2フローティングゲートとの間に位置する部分に形成された空隙部と、を備えた不揮発性半導体記憶装置。

IPC (4件)：

H01L 21/824 , H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L29/78 371 , H01L27/10 434

Fターム (41件)：

5F083EP02 , 5F083EP23 , 5F083EP24 , 5F083EP30 , 5F083EP33 , 5F083EP34 , 5F083EP55 , 5F083EP76 , 5F083EP77 , 5F083EP79 , 5F083ER02 , 5F083ER09 , 5F083ER13 , 5F083ER19 , 5F083ER21 , 5F083ER30 , 5F083GA03 , 5F083JA04 , 5F083JA05 , 5F083JA35 , 5F083JA36 , 5F083JA37 , 5F083JA39 , 5F083JA53 , 5F083PR05 , 5F083PR06 , 5F083ZA21 , 5F101BA29 , 5F101BA36 , 5F101BB03 , 5F101BB04 , 5F101BB05 , 5F101BC11 , 5F101BD22 , 5F101BD34 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BF05 , 5F101BF08 , 5F101BH15

引用特許：

出願人引用 (3件)

特許第3074171号公報
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願2000-024874 出願人：松下電器産業株式会社
半導体素子の配線構造の製造方法
公報種別：公開公報出願番号：特願2000-262554 出願人：東部電子株式会社

審査官引用 (6件)

素子間分離のための半導体構造中の素子間のボイドの使用
公報種別：公表公報出願番号：特願2006-532783 出願人：サンディスクコーポレイション
不揮発性半導体装置および不揮発性半導体装置の製造方法
公報種別：公開公報出願番号：特願2005-118505 出願人：株式会社ルネサステクノロジ
特開平4-073964

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