特許
J-GLOBAL ID：200903047899413808

半導体集積回路装置

発明者：
佐野 芳明

佐野 芳明 について

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大竹 誠治

大竹 誠治 について

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武島 三郎

武島 三郎 について


出願人/特許権者：
三洋電機株式会社

三洋電機株式会社 について


代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平10-335869
公開番号（公開出願番号）：特開2000-164737
出願日： 1998年11月26日
公開日（公表日）： 2000年06月16日
要約：
【要約】【課題】 空乏層が突出する部分のN+埋め込み層を部分的に除去することによって、DMOS素子の耐圧を向上する。【解決手段】 基板21上に形成したエピタキシャル層222を分離して複数の島領域を形成し、エピタキシャル層表面にボディ部30aとチャンネル部30bとを有するP型拡散領域30を形成する。P型拡散領域30の表面にN+型ソース領域31を形成し、チャンネル部30b上にポリシリコンゲート電極32を形成してDMOS素子とする。更に第1のLOCOS酸化膜端37の部分に第2の拡散領域50をセル領域60まで延ばし、ソース電極35aでコンタクトする。
請求項（抜粋）：
一導電型の半導体基板上に形成したドレイン領域となる逆導電型の半導体層と、前記半導体層のセル領域を囲むように形成された第1のLOCOS酸化膜と、前記セル領域内にマトリックス状に形成され、深さ方向がチャンネル部分となるた一導電型の第1の拡散領域と、前記第1の拡散領域の内側にリング状に形成された逆導電型のソース領域と、前記セル領域表面に形成されたゲート絶縁膜と、前記ソース領域を囲み、周囲は前記第1のLOCOS酸化膜まで延在された格子状のゲート電極と、前記ゲート電極および前記ゲート絶縁膜を覆う層間絶縁層と、前記ソース領域を露出する第1のコンタクト孔と、前記第1のコンタクト孔を介して前記ソース領域とコンタクトするソース電極とを有する半導体集積回路装置に於いて、前記第1のLOCOS酸化膜の下層からこの第1のLOCOS酸化膜と隣接する前記エピタキシャル層に渡り一導電型のリング状の第2の拡散領域を設け、前記第2の拡散領域は、ゲート-ドレイン間に印加される電圧より低くなる電圧が印加される事を特徴とした半導体集積回路装置。
IPC (3件)：
H01L 21/8249 ,  H01L 27/06 ,  H01L 29/78
FI (2件)：
H01L 27/06 321 A ,  H01L 29/78 301 D
Fターム (32件)：
5F040DA19 ,  5F040DB01 ,  5F040DB07 ,  5F040DC01 ,  5F040EB01 ,  5F040EC07 ,  5F040EC17 ,  5F040EE05 ,  5F040EF04 ,  5F040EH02 ,  5F040EK01 ,  5F040EL03 ,  5F040EL04 ,  5F040EM02 ,  5F040EM05 ,  5F040FC21 ,  5F048AA01 ,  5F048AA05 ,  5F048AC05 ,  5F048AC06 ,  5F048BB01 ,  5F048BB05 ,  5F048BC03 ,  5F048BC05 ,  5F048BC07 ,  5F048BE05 ,  5F048BF02 ,  5F048BG12 ,  5F048BH01 ,  5F048CA07 ,  5F048DA08 ,  5F048DA18
引用特許：
出願人引用 (7件)
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審査官引用 (7件)
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