特許

J-GLOBAL ID：200903048068568666

半導体素子の製造方法

発明者： , , , , , , ,
出願人/特許権者：
代理人 (1件)：中川周吉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-375358
公開番号（公開出願番号）：特開2002-252285
出願日： 2001年12月10日
公開日（公表日）： 2002年09月06日
要約：

【要約】【課題】 nMOSとpMOSの両方ともにおいて表面チャネルCMOS素子を実現してしきい値電圧Vthを低めることが可能な半導体素子の製造方法を提供すること。【解決手段】半導体基板にPウェルとNウェルをそれぞれ形成し、nMOS地域とpMOS地域を定義(define)する段階と、前記nMOS地域に第1ゲート絶縁膜を、前記pMOS地域に第2ゲート絶縁膜をそれぞれ形成する段階と、前記第1ゲート絶縁膜上に第1(TixAly)1-zNz膜を、前記第2ゲート絶縁膜上に第2(TixAly)1-zNz膜をそれぞれ形成する段階と、前記第1(TixAly)1-zNz膜上に第1金属ゲート電極を、前記第2(TixAly)1-zNz膜上に第2金属ゲート電極をそれぞれ形成する段階と、前記nMOS地域の前記半導体基板にN型ソース/ドレイン接合部を、前記pMOS地域の前記半導体基板にP型ソース/ドレイン接合部をそれぞれ形成する段階とを含んでなる。

請求項（抜粋）：

半導体基板にPウェルとNウェルをそれぞれ形成し、nMOS地域とpMOS地域を定義する段階と、前記nMOS地域に第1ゲート絶縁膜を、前記pMOS地域に第2ゲート絶縁膜をそれぞれ形成する段階と、前記第1ゲート絶縁膜上に第1(TixAly)1-zNz膜を、前記第2ゲート絶縁膜上に第2(TixAly)1-zNz膜をそれぞれ形成する段階と、前記第1(TixAly)1-zNz膜上に第1金属ゲート電極を、前記第2(TixAly)1-zNz膜上に第2金属ゲート電極をそれぞれ形成する段階と、前記nMOS地域の前記半導体基板にN型ソース/ドレイン接合部を、前記pMOS地域の前記半導体基板にP型ソース/ドレイン接合部をそれぞれ形成する段階とを含んでなることを特徴とする半導体素子の製造方法。

IPC (5件)：

H01L 21/8238 , C23C 14/06 , C23C 16/34 , H01L 21/28 301 , H01L 27/092

FI (4件)：

C23C 14/06 A , C23C 16/34 , H01L 21/28 301 Z , H01L 27/08 321 D

Fターム (39件)：

4K029BA58 , 4K029BC00 , 4K029BD01 , 4K029CA06 , 4K029DC04 , 4K029EA04 , 4K030AA03 , 4K030AA11 , 4K030AA13 , 4K030AA18 , 4K030BA02 , 4K030BA18 , 4K030BA38 , 4K030CA04 , 4K030CA12 , 4K030EA06 , 4K030FA02 , 4K030LA15 , 4M104AA01 , 4M104BB36 , 4M104BB38 , 4M104CC05 , 4M104DD42 , 4M104DD43 , 4M104DD45 , 4M104FF18 , 4M104GG10 , 4M104HH20 , 5F048AB01 , 5F048AC03 , 5F048BB04 , 5F048BB09 , 5F048BB12 , 5F048BB14 , 5F048BC06 , 5F048BD04 , 5F048BE03 , 5F048BF01 , 5F048DA25

引用特許：

審査官引用 (5件)

薄いゲ-ト誘電体上の小形金属ゲ-ト用ドライエッチング処理方法及びその方法により製造された製品。
公報種別：公開公報出願番号：特願平11-087453 出願人：テキサスインスツルメンツインコーポレイテツド
カプセル化された低抵抗ゲート構造体及びその製造方法
公報種別：公開公報出願番号：特願平10-368143 出願人：テキサスインスツルメンツインコーポレイテツド
CMOS半導体素子およびその形成方法
公報種別：公開公報出願番号：特願平11-182673 出願人：モトローラ・インコーポレイテッド

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