特許
J-GLOBAL ID：200903048176817133
二重側壁の隆起型シリサイド化ソ-ス/ドレインCMOSトランジスタ
発明者：
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出願人/特許権者：
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代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平11-049168
公開番号（公開出願番号）：特開2000-031091
出願日： 1999年02月25日
公開日（公表日）： 2000年01月28日
要約：
【要約】【課題】 超高密度、超小型形状回路の製造のための単純で信頼性が有り、コスト効率の高いサリサイドCMOSプロセス/構造体を提供する。【解決手段】 シリサイド化素子を形成する方法は、素子範囲を形成することによって基板を調製する工程と、基板と任意のシリサイド層との間に位置する構造体を設ける工程と、形成された構造体の上全体に第1の反応性材料の第1の層を形成する工程と、構造体の選択部分に絶縁領域を設ける工程と、絶縁領域および第1の反応性材料の第1の層の上全体に第2の反応性材料の第2の層を形成する工程と、第1の反応性材料および第2の反応性材料を反応させてシリサイド層を形成する工程と、未反応の反応性材料を除去する工程と、シリサイド層上に位置する構造体を形成する工程と、素子をメタライズする工程とを含む。
請求項（抜粋）：
素子範囲を基板上に形成することにより該基板を調製する工程と、該基板と任意のシリサイド層との間に位置する構造体を設ける工程と、形成された該構造体の上全体に第1の反応性材料の第1の層を形成する工程と、該構造体の選択部分に絶縁領域を設ける工程と、該絶縁領域および該第1の反応性材料の該第1の層の上全体に第2の反応性材料の第2の層を形成する工程と、該第1の反応性材料および該第2の反応性材料を反応させてシリサイド層を形成する工程と、未反応の該反応性材料を除去する工程と、該シリサイド層上に位置する構造体を形成する工程と、素子をメタライズする工程と、を含む、シリサイド化素子を形成する方法。
IPC (5件)：
H01L 21/28 301
, H01L 21/8238
, H01L 27/092
, H01L 29/786
, H01L 21/336
H01L 21/28 301 S
, H01L 27/08 321 F
, H01L 29/78 616 J
出願人引用 (7件)
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審査官引用 (1件)
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