特許
J-GLOBAL ID:200903048693025956
半導体装置
発明者:
出願人/特許権者:
代理人 (1件):
佐野 静夫
公報種別:公開公報
出願番号(国際出願番号):特願2003-069044
公開番号(公開出願番号):特開2004-281590
出願日: 2003年03月14日
公開日(公表日): 2004年10月07日
要約:
【課題】本発明は、静電気保護回路のスイッチング特性を高精度に制御することができ、保護対象であるゲート酸化膜の薄型化に対応することが可能な半導体装置を提供することを目的とする。【解決手段】本発明に係る半導体装置は、p基板11と、p基板11に形成されたnウェル12と、nウェル13に形成されアノード端子Taと接続されたp+領域13と、nウェル12に形成され抵抗Rextを介してアノード端子Taと接続されたn+領域14と、n+領域14に隣接しp基板11とnウェル12に跨がって形成されたp-領域15と、p基板11に形成されカソード端子Tcと接続されたn+領域16及びp+領域17と、p-領域15とn+領域16の間を分離する素子分離部18a〜18cと、を有して成る構成としている。【選択図】 図1
請求項(抜粋):
p型半導体基板と、該p型半導体基板に形成された低濃度n型半導体領域と、該低濃度n型半導体領域に形成されて第1電極に接続される第1高濃度p型半導体領域と、同じく前記低濃度n型半導体領域に形成されて抵抗素子を介して第1電極に接続される第1高濃度n型半導体領域と、該第1高濃度n型半導体領域に隣接して形成された低濃度p型半導体領域と、前記p型半導体基板に形成されて第2電極に接続される第2高濃度n型半導体領域及び第2高濃度p型半導体領域と、前記低濃度p型半導体領域と第2高濃度n型半導体領域の間に形成された素子分離部と、を有して成ることを特徴とする半導体装置。
IPC (4件):
H01L21/822
, H01L27/04
, H01L27/06
, H01L29/74
FI (4件):
H01L27/04 H
, H01L27/06 311C
, H01L29/74 F
, H01L29/74 G
Fターム (21件):
5F005AA02
, 5F005AA03
, 5F005AB02
, 5F005AB03
, 5F005AC02
, 5F005AF01
, 5F005CA02
, 5F038AV06
, 5F038BH02
, 5F038BH05
, 5F038BH13
, 5F038EZ20
, 5F048AA02
, 5F048AC07
, 5F048BG12
, 5F048BG13
, 5F048CC01
, 5F048CC06
, 5F048CC10
, 5F048CC15
, 5F048CC19
引用特許:
出願人引用 (6件)
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審査官引用 (6件)
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