特許
J-GLOBAL ID：200903050612501613
半導体装置、半導体パッケージ、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
森 哲也
, 内藤 嘉昭
, 崔 秀▲てつ▼
公報種別：公開公報
出願番号（国際出願番号）：特願2003-081221
公開番号（公開出願番号）：特開2004-289002
出願日： 2003年03月24日
公開日（公表日）： 2004年10月14日
要約：
【課題】パッケージの反りを考慮しつつ、3次元実装時の接続信頼を向上させる。【解決手段】突出電極29a、29bに対応してそれぞれ設けられた開口部13a、13bの開口径を、キャリア基板11の中央部から外周部に向かって徐々に小さくなるように設定するとともに、突出電極29a、29bにそれぞれ対応して設けられた開口部22a、22bの開口径を、キャリア基板21の中央部から外周部に向かって徐々に小さくなるように設定する。【選択図】 図1
請求項（抜粋）：
突出電極の接合面積が互いに異なる複数の第1接合面が形成された第1半導体パッケージと、
前記第1接合面にそれぞれ対向配置され、前記突出電極の接合面積が互いに異なる複数の第2接合面が形成された第2半導体パッケージとを備えることを特徴とする半導体装置。
IPC (4件)：
H01L25/10
, H01L21/60
, H01L25/11
, H01L25/18
H01L25/14 Z
, H01L21/60 311S
5F044KK02
, 5F044KK12
, 5F044KK17
, 5F044LL01
, 5F044QQ07
出願人引用 (6件)
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審査官引用 (6件)
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