特許
J-GLOBAL ID：200903050707689997
素子内蔵基板の製造方法および素子内蔵基板
発明者：
出願人/特許権者：
代理人 (1件)：
飯阪 泰雄
公報種別：公開公報
出願番号（国際出願番号）：特願2001-387428
公開番号（公開出願番号）：特開2003-188314
出願日： 2001年12月20日
公開日（公表日）： 2003年07月04日
要約：
【要約】【課題】 ファインピッチの電極パッド部を有する半導体チップをピッチ変換することなく基板上の導体パターンに接続することができる素子内蔵基板の製造方法および素子内蔵基板を提供すること。【解決手段】 半導体チップ2を収容可能な開口11を形成した接着シート10を樹脂付き銅箔20の樹脂形成面側に積層してなる積層体25と、半導体チップ2をフェイスアップ方式で搭載したプリント配線板3とを互いに積層する。そして、ダイレクトレーザ加工法によって電極パッド部6および回路パターン7に至る連絡孔18,19を形成し、形成した連絡孔18,19に導電材料を充填する等して導体層5Aと電極パッド部6および回路パターン7とを導通させる。次に導体層5Aをパターニングして電極パッド部6と回路パターン7とを接続する。
請求項（抜粋）：
半導体チップを内部に収容した素子内蔵基板の製造方法であって、絶縁層の一方の面に導体層を形成するとともに、前記絶縁層の他方の面に半導体チップを収容するための凹所を形成する工程と、プリント配線板上の所定部位に能動面を上向きにして搭載された半導体チップを前記凹所に収容し、前記能動面を前記凹所の底部に密着させるとともに前記プリント配線板を前記絶縁層に積層する工程と、前記導体層と前記半導体チップの能動面上の電極パッド部とを、前記絶縁層を介して導通させる層間接続工程とを有することを特徴とする素子内蔵基板の製造方法。
引用特許：
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