特許
J-GLOBAL ID：200903051656909055

半導体装置

発明者：
高橋 真也

高橋 真也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-171306
公開番号（公開出願番号）：特開2006-344900
出願日： 2005年06月10日
公開日（公表日）： 2006年12月21日
要約：
【課題】 メモリセル領域がダミーセル領域を含む場合でも、メモリセル領域におけるデバイス特性の低下を抑制できる、不揮発性半導体メモリを備えた半導体装置を提供することである。【解決手段】 半導体装置は、半導体基板1と、半導体基板1上に設けられたメモリセル領域110,120と、メモリセル110,120領域上に設けられたワードラインWLとを具備してなり、ワードラインWL下のメモリセル領域110,120は、第1のゲート絶縁膜2およびその上に設けられた第1の浮遊ゲート電極4、ならびに、第1のゲート絶縁膜2とは厚さが異なる第2のゲート絶縁膜2’およびその上に設けられた第2の浮遊ゲート電極4を含むことを特徴とする。【選択図】 図3
請求項（抜粋）：
半導体基板と、 前記半導体基板上に設けられたメモリセル領域と、 前記メモリセル領域上に設けられたワードラインと を具備してなり、 前記ワードライン下の前記メモリセル領域内には、第1のゲート絶縁膜およびその上に設けられた第1の浮遊ゲート電極、ならびに、前記第1のゲート絶縁膜とは厚さが異なる第2のゲート絶縁膜およびその上に設けられた第2の浮遊ゲート電極が存在することを特徴とする半導体装置。
IPC (5件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 29/792 ,  H01L 29/788
FI (3件)：
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371
Fターム (22件)：
5F083EP02 ,  5F083EP23 ,  5F083EP76 ,  5F083ER22 ,  5F083HA02 ,  5F083HA06 ,  5F083NA01 ,  5F083NA06 ,  5F083PR40 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA07 ,  5F083ZA28 ,  5F101BA01 ,  5F101BB05 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BD39 ,  5F101BE07 ,  5F101BH19 ,  5F101BH21
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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