特許
J-GLOBAL ID：200903051820103598

テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造

発明者：
パランカ,サルバドール

パランカ,サルバドール について

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クーレイ,ニランジャン・エル

クーレイ,ニランジャン・エル について

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ナラング,アンガド

ナラング,アンガド について

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ペントコフスキ,ウラジミール

ペントコフスキ,ウラジミール について

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ツァイ,スティーブ

ツァイ,スティーブ について


出願人/特許権者：
インテル・コーポレーション

インテル・コーポレーション について


代理人 (1件)： 山川 政樹
公報種別：公表公報
出願番号（国際出願番号）：特願2000-541596
公開番号（公開出願番号）：特表2002-510085
出願日： 1999年03月24日
公開日（公表日）： 2002年04月02日
要約：
【要約】キャッシュメモリ・マネジメントを達成するための方法及びシステム。このシステムは、メインメモリ(11)、該メインメモリに接続されたプロセッサ、及びデータをキャッシュ記憶するための該プロセッサに接続された少なくとも1つのキャッシュメモリ(50)よりなる。該少なくとも1つのキャッシュメモリは、各々複数のセット(50)よりなる少なくとも2つのキャッシュウェイ(50)を有する。該複数のセットの各セットは該少なくとも2つのキャッシュウェイの1つに非即用データが入っているかどうかを指示するビット(50)を有する。プロセッサは該メインメモリあるいは該少なくとも1つのキャッシュメモリのいずれかのデータにアクセスする。
請求項（抜粋）：
メインメモリと; 前記メインメモリに接続されたプロセッサと; 前記プロセッサに接続され、各々少なくとも2つのキャッシュウェイを備える複数のセットを有し、その複数のセットの各セットが前記少なくとも2つのキャッシュウェイの中の1つに非テンポラリデータが入っているかどうかを指示する第1のビットを有する少なくとも1つのキャッシュメモリと;を備え、 前記プロセッサが前記メインメモリあるいは前記少なくとも1つのキャッシュメモリのいずれかのデータにアクセスする;ことを特徴とするキャッシュメモリ・マネジメントを達成するためのコンピュータシステム。
IPC (4件)：
G06F 12/08 511 ,  G06F 12/08 509 ,  G06F 12/08 523 ,  G06F 12/12 551
FI (4件)：
G06F 12/08 511 E ,  G06F 12/08 509 B ,  G06F 12/08 523 B ,  G06F 12/12 551
Fターム (6件)：
5B005JJ23 ,  5B005MM02 ,  5B005NN46 ,  5B005QQ02 ,  5B005QQ05 ,  5B005TT02
引用特許：
審査官引用 (22件)
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