特許
J-GLOBAL ID：200903051824750610

空乏SOI型半導体装置から構成された集積回路

発明者：
中山 創

中山 創 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-215477
公開番号（公開出願番号）：特開2001-044440
出願日： 1999年07月29日
公開日（公表日）： 2001年02月16日
要約：
【要約】【課題】基本的に空乏SOI型半導体装置から構成され、従来のバルク型のMOS半導体装置用の設計レイアウト(設計資産)を左程変更することなく転用することができ、回路全体としての動作が遅くなることがなく、安定動作を保証し得る遅延回路を含む集積回路を提供する。【解決手段】集積回路は、(イ)第1の空乏SOI型半導体装置から構成された第1の回路(11,12,13)、及び、(ロ)第2の空乏SOI型半導体装置から構成され、時間遅延を生じさせる第2の回路(14)から成る集積回路であって、第1の空乏SOI型半導体装置はボディ・フロート型の空乏SOI型半導体装置から構成され、第2の空乏SOI型半導体装置はボディ・タイド型の空乏SOI型半導体装置から構成されている。
請求項（抜粋）：
(イ)第1の空乏SOI型半導体装置から構成された第1の回路、及び、(ロ)第2の空乏SOI型半導体装置から構成され、時間遅延を生じさせる第2の回路、から成る集積回路であって、第1の空乏SOI型半導体装置は、(A)半導体層上に形成された絶縁層と、(B)該絶縁層上に形成され、素子分離領域によって囲まれた半導体領域と、(C)該半導体領域に形成された、ソース/ドレイン領域、及び、該ソース/ドレイン領域に挟まれたチャネル形成領域と、(D)該チャネル形成領域の上方にゲート絶縁膜を介して形成されたゲート電極、から成り、第2の空乏SOI型半導体装置は、(a)前記絶縁層上に形成され、素子分離領域によって囲まれた半導体領域と、(b)該半導体領域に形成された、ソース/ドレイン領域、及び、該ソース/ドレイン領域に挟まれたチャネル形成領域と、(c)該チャネル形成領域の上方にゲート絶縁膜を介して形成されたゲート電極と、(d)該半導体領域に形成され、該チャネル形成領域から延在するボディ部と、(e)ボディ部に接続されたコンタクトホール、から成ることを特徴とする集積回路。
IPC (2件)：
H01L 29/786 ,  H01L 27/12
FI (3件)：
H01L 29/78 613 Z ,  H01L 27/12 C ,  H01L 29/78 626 B
Fターム (33件)：
5F110AA01 ,  5F110AA03 ,  5F110AA08 ,  5F110AA09 ,  5F110AA15 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD22 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE30 ,  5F110EE31 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG24 ,  5F110GG52 ,  5F110GG60 ,  5F110HJ13 ,  5F110HK05 ,  5F110HK33 ,  5F110HK40 ,  5F110HL05 ,  5F110HL23 ,  5F110HL27 ,  5F110HM14 ,  5F110HM15 ,  5F110NN02 ,  5F110NN62 ,  5F110QQ11
引用特許：
出願人引用 (5件)
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審査官引用 (2件)

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