特許
J-GLOBAL ID：200903052114882920

半導体装置

発明者：
森塚 宏平

森塚 宏平 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-199660
公開番号（公開出願番号）：特開2003-017946
出願日： 2001年06月29日
公開日（公表日）： 2003年01月17日
要約：
【要約】【課題】 バラスト抵抗をむやみに大きくすることなく、効果的に素子温度のばらつきを抑制できる構造を持つ半導体装置を提供すること。【解決手段】 GaAsチップ1に設けられ、互いに並列接続されるバイポーラトランジスタ素子と、バイポーラトランジスタ素子各々のエミッタ3に共通接続されるエミッタ電極4とを具備する。そして、エミッタ電極4を、エミッタ電極4a〜4dに分割し、これら分割したエミッタ電極4a〜4d各々を、それぞれボンディングワイヤ(インダクタンス素子)12a〜12dを介して接地導体9に接地する。
請求項（抜粋）：
半導体チップに設けられ、互いに並列接続されるバイポーラトランジスタ素子と、前記バイポーラトランジスタ素子各々のエミッタに共通接続されるエミッタ電極とを具備し、前記エミッタ電極は分割され、これら分割されたエミッタ電極各々が、それぞれインダクタンス素子を介して接地されていることを特徴とする半導体装置。
IPC (7件)：
H03F 1/30 ,  H01L 21/331 ,  H01L 21/822 ,  H01L 23/34 ,  H01L 27/04 ,  H01L 29/737 ,  H03F 3/21
FI (5件)：
H03F 1/30 A ,  H01L 23/34 A ,  H03F 3/21 ,  H01L 27/04 L ,  H01L 29/72 H
Fターム (53件)：
5F003BB09 ,  5F003BE05 ,  5F003BE09 ,  5F003BF06 ,  5F003BG06 ,  5F003BH02 ,  5F003BH16 ,  5F003BJ18 ,  5F003BJ20 ,  5F036AA01 ,  5F036BE00 ,  5F038AZ05 ,  5F038EZ02 ,  5F038EZ20 ,  5J090AA01 ,  5J090AA41 ,  5J090AA63 ,  5J090AA64 ,  5J090CA02 ,  5J090CA15 ,  5J090CN01 ,  5J090FA16 ,  5J090FN04 ,  5J090HA02 ,  5J090HA06 ,  5J090HA07 ,  5J090HA24 ,  5J090HA25 ,  5J090HA33 ,  5J090MA19 ,  5J090QA04 ,  5J090SA13 ,  5J090TA02 ,  5J090TA03 ,  5J091AA01 ,  5J091AA41 ,  5J091AA63 ,  5J091AA64 ,  5J091CA02 ,  5J091CA15 ,  5J091FA16 ,  5J091HA02 ,  5J091HA06 ,  5J091HA07 ,  5J091HA24 ,  5J091HA25 ,  5J091HA33 ,  5J091MA19 ,  5J091QA04 ,  5J091SA13 ,  5J091TA02 ,  5J091TA03 ,  5J091UW08
引用特許：
審査官引用 (5件)
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