特許
J-GLOBAL ID：200903052154308372
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平11-191252
公開番号（公開出願番号）：特開2001-024150
出願日： 1999年07月06日
公開日（公表日）： 2001年01月26日
要約：
【要約】【課題】 電源線、グランド線に対する安定化とチップ積層化によるロジック、アナログ、メモリ等の混載とを両立させた、半導体装置の提供が望まれている。【解決手段】 導電部7を有した中間基板2の両面にそれぞれ半導体チップ3、4、5、6が実装され、これら半導体チップのうちの少なくとも二つの半導体チップ間が中間基板2の導電部7を介して電気的に導通されてなる半導体装置である。中間基板2に実装された半導体チップ3、4、5、6は、その電源線、グランド線、信号線のうちの少なくとも一つが、互いに導通する2箇所以上の接続部8を介して中間基板2の導電部7に接続されている。中間基板2の一方の面に、導電部7に導通する外部接続端子12が設けられている。
請求項（抜粋）：
導電部を有した中間基板の両面にそれぞれ半導体チップが実装され、これら半導体チップのうちの少なくとも二つの半導体チップ間が前記中間基板の導電部を介して電気的に導通されてなり、前記中間基板に実装された半導体チップは、その電源線、グランド線、信号線のうちの少なくとも一つが、互いに導通する2箇所以上の接続部を介して前記中間基板の導電部に接続され、前記中間基板の一方の面に、前記導電部に導通する外部接続端子が設けられてなることを特徴とする半導体装置。
IPC (4件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
, H01L 23/32
H01L 25/08 Z
, H01L 23/32 D
