特許
J-GLOBAL ID：200903092165531911

不揮発性半導体メモリ装置及びその製造方法

発明者：
三谷 祐一郎

三谷 祐一郎 について

, 
松下 大介

松下 大介 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-185497
公開番号（公開出願番号）：特開2006-013003
出願日： 2004年06月23日
公開日（公表日）： 2006年01月12日
要約：
【課題】 トンネル絶縁膜を欠陥が生成されにくい高品質な絶縁膜にすることができ、書き込み・消去電圧を低減して、素子特性や信頼性の向上をはかる。【解決手段】 第1導電型の半導体基板11の主面上に第1のゲート絶縁膜13を介して選択的に形成されたフローティングゲート電極14と、フローティングゲート電極14上に第2のゲート絶縁膜15を介して形成されたコントロールゲート電極16と、各ゲート電極に対応して基板11の主面に形成された第2導電型のソース・ドレイン領域18とを具備してなる不揮発性半導体メモリ装置であって、第1のゲート絶縁膜13は、シリコン窒化膜13aをシリコン酸化膜13b,13cで挟んで形成された3層構造であり、且つシリコン窒化膜13aは三配位の窒素結合となっている。【選択図】 図1
請求項（抜粋）：
第1導電型の半導体基板の主面上に第1のゲート絶縁膜を介して選択的に形成されたフローティングゲート電極と、前記フローティングゲート電極上に第2のゲート絶縁膜を介して形成されたコントロールゲート電極と、前記各ゲート電極に対応して前記基板の主面に形成された第2導電型のソース・ドレイン領域と、を具備してなり、 第1のゲート絶縁膜は、シリコン窒化膜をシリコン酸化膜で挟んで形成された3層構造であり、且つ前記シリコン窒化膜は三配位の窒素結合となっていることを特徴とする不揮発性半導体メモリ装置。
IPC (4件)：
H01L 21/824 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 27/115
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (36件)：
5F083EP02 ,  5F083EP17 ,  5F083EP23 ,  5F083EP43 ,  5F083EP44 ,  5F083EP45 ,  5F083EP55 ,  5F083EP56 ,  5F083EP57 ,  5F083EP76 ,  5F083GA06 ,  5F083GA09 ,  5F083GA21 ,  5F083GA22 ,  5F083JA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA33 ,  5F083JA36 ,  5F083NA01 ,  5F083PR12 ,  5F083PR15 ,  5F101BA23 ,  5F101BA26 ,  5F101BA29 ,  5F101BA35 ,  5F101BA36 ,  5F101BA54 ,  5F101BB05 ,  5F101BD02 ,  5F101BD34 ,  5F101BD35 ,  5F101BF03 ,  5F101BH03 ,  5F101BH04 ,  5F101BH06
引用特許：
出願人引用 (1件)
  • 特開平1-307272号公報
審査官引用 (10件)
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