特許
J-GLOBAL ID：200903097667615959

不揮発性半導体メモリ装置

発明者：
奈良 明子

奈良 明子 について

, 
小池 正浩

小池 正浩 について

, 
三谷 祐一郎

三谷 祐一郎 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-177191
公開番号（公開出願番号）：特開2006-005006
出願日： 2004年06月15日
公開日（公表日）： 2006年01月05日
要約：
【課題】 正負両極のいずれの高電界においてもリーク電流を低減することができ、且つ単独の高誘電体膜では困難な低電界から高電界の広い電界領域でリーク電流を抑制する。【解決手段】 第1導電型の半導体基板10の主面上にトンネル絶縁膜11を介して選択的に形成されたフローティングゲート電極12と、フローティングゲート電極12上に電極間絶縁膜13を介して形成されたコントロールゲート電極14と、各ゲート電極12,14に対応して基板の主面に形成された第2導電型のソース・ドレイン領域15とを備えた不揮発性半導体メモリ装置であって、電極間絶縁膜13は、2種類以上の高誘電体材料13a,13b,13cによる3層以上の積層構造を有する。【選択図】 図1
請求項（抜粋）：
第1導電型の半導体基板の主面上にトンネル絶縁膜を介して選択的に形成されたフローティングゲート電極と、前記フローティングゲート電極上に電極間絶縁膜を介して形成されたコントロールゲート電極と、前記各ゲート電極に対応して前記基板の主面に形成された第2導電型のソース・ドレイン領域とを具備してなり、 前記電極間絶縁膜は、2種類以上の高誘電体材料による3層以上の積層構造を有することを特徴とする不揮発性半導体メモリ装置。
IPC (4件)：
H01L 21/824 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 27/115
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (24件)：
5F083EP02 ,  5F083EP23 ,  5F083EP43 ,  5F083EP44 ,  5F083EP53 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083GA06 ,  5F083JA03 ,  5F083JA06 ,  5F083JA12 ,  5F083NA01 ,  5F083NA06 ,  5F101BA23 ,  5F101BA26 ,  5F101BA35 ,  5F101BA36 ,  5F101BB05 ,  5F101BD02 ,  5F101BD34 ,  5F101BD35 ,  5F101BF02 ,  5F101BH04
引用特許：
出願人引用 (2件) 審査官引用 (6件)
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