特許
J-GLOBAL ID：200903052689186667
グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス
発明者：
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出願人/特許権者：
代理人 (2件)：
吉田 研二
, 石田 純
公報種別：公表公報
出願番号（国際出願番号）：特願2002-520282
公開番号（公開出願番号）：特表2004-507084
出願日： 2001年08月10日
公開日（公表日）： 2004年03月04日
要約：
単結晶半導体層の製造プロセス。典型的な一実施形態において、グレーデッドSi1-xGex(xは0からyまで増加する)が第1のシリコン基板上に堆積され、次いで緩和Si1-yGey層の堆積、および薄い歪みSi1-zGez層の堆積が行われる。この後、水素イオンが歪みSi1-zGez層中に導入される。緩和Si1-yGey層は第2の酸化膜付基板に接合される。この接合対はアニール処理によって、第2の緩和Si1-yGey層が第2の基板上に残るように、歪みSi層の位置で分割される。別の典型的な実施形態では、グレーデッドSi1-xGex層が第1のシリコン基板上に堆積され、この場合Ge濃度xは0から1まで増加する。この後、緩和GaAs層が緩和Geバッファ上に堆積される。GaAsの格子定数はGeに近いため、GaAsは、転位欠陥がほとんどない高い品質を有している。水素イオンが緩和GaAs層中に選択された深さで導入される。緩和GaAs層は第2の酸化膜付基板に接合される。この接合対はアニール処理によって、緩和GaAs層の上部が第2の基板上に残るように、水素イオンリッチ層の位置で分割される。
請求項（抜粋）：
緩和Si1-yGey層を有する半導体構造の形成プロセスは、
第1の基板上へのグレーデッドSi1-xGexバッファ層の堆積であって、前記Ge濃度xはゼロから値yまで増加するものである堆積、
緩和Si1-yGey層の堆積、
前記緩和Si1-yGey層中にイオンを導入して第1のヘテロ構造を規定、
前記第1のヘテロ構造を第2の基板に接合して第2のヘテロ構造を規定、
および前記導入されたイオンの領域での前記第2のヘテロ構造の分割であって、前記緩和Si1-yGey層の表層部分は前記第2の基板上に残るものである分割、を含むことを特徴とするプロセス。
IPC (3件)：
H01L27/12
, H01L21/02
, H01L21/205
H01L27/12 B
, H01L21/02 B
, H01L21/205
5F045AB01
, 5F045AB10
, 5F045AB17
, 5F045AB22
, 5F045AF03
, 5F045DA53
, 5F045DA58
, 5F045GH10
, 5F045HA15
, 5F045HA16
