特許
J-GLOBAL ID：200903053073099481
プリチャ-ジおよび等化組み合わせ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
矢野 敏雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-227747
公開番号（公開出願番号）：特開2000-068470
出願日： 1999年08月11日
公開日（公表日）： 2000年03月03日
要約：
【要約】【課題】 多数のビットラインペアを有するメモリセルフィールドから成る半導体メモリアレイのためのプリチャージ回路と等化回路が組み合わせられた回路において、所要スペースが小さく、ビットラインペアにおける各ビットラインを互いに間隔を詰めて案内できるようにする。【解決手段】 共通のゲート11,12が折り曲げられているだけでなく、ビットラインBLT,BLCの長手方向に対し約45 ゚旋回されている。共通のドレイン7,10および共通のソース/ドレイン8,9は、共通のゲート11,12を超えて張り出した領域によって延ばされている。この張り出した領域にはビットラインコンタクト15が設けられている。
請求項（抜粋）：
第1および第2の電界効果プリチャージトランジスタ(1,3)と等化トランジスタ(2)が設けられており、該等化トランジスタ(2)は2つのプリチャージトランジスタ(1,3)の間に直列に配置されており、これら2つのプリチャージトランジスタ(1,3)と等化トランジスタ(2)のゲートは1つの共通のゲート(11,12)にまとめられており、プリチャージトランジスタ(1,3)のソースは1つの共通のソース(13)に、第1のプリチャージトランジスタ(1)のドレインおよび等化トランジスタ(2)のドレインは1つの共通のドレイン(7,10)に、等化トランジスタ(2)のソースと第2のプリチャージトランジスタ(3)のドレインは1つの共通のソース/ドレイン(8,9)にまとめられている形式の、複数のビットラインペアを有するメモリセルフィールドから成る半導体メモリアレイのためのプリチャージおよび等化組み合わせ回路において、共通のゲート(11,12)は、折り曲げられビットライン(BLT,BLC)の長手方向に対し約45 ゚旋回されて形成されており、共通のドレイン(7,10)および共通のソース/ドレイン(8,9)は、前記共通のゲート(11,12)を超えて張り出し領域によって引き出されており、該張り出し領域にビットラインコンタクト(15)が設けられていることを特徴とする、プリチャージおよび等化組み合わせ回路。
IPC (2件)：
H01L 27/108
, H01L 21/8242
