特許
J-GLOBAL ID：200903053829742642
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願平8-129573
公開番号（公開出願番号）：特開平9-321051
出願日： 1996年05月24日
公開日（公表日）： 1997年12月12日
要約：
【要約】【課題】 第1の薄膜と第2の薄膜をプラズマドライエッチングするのにかかる時間を短縮すると共に、プラズマドライエッチングの途中で温度がレジスト耐熱温度を越えることを防止する。【解決手段】 本発明の半導体装置の製造方法は、エッチングレートの早い第1の薄膜とこの第1の薄膜の下側に設けられたエッチングレートの遅い第2の薄膜を、レジストマスクでプラズマドライエッチングする工程を備えて成る方法において、上記工程を、第1の薄膜の厚み方向の全てまたは大部分を低いエッチングレート条件でプラズマドライエッチングする第1の工程と、第1の薄膜が残っていればその残り及び第2の薄膜を高いエッチングレート条件でプラズマドライエッチングする第2の工程とから構成したものである。
請求項（抜粋）：
エッチングレートの早い第1の薄膜とこの第1の薄膜の下側に設けられ前記第1の薄膜よりもエッチングレートの遅い第2の薄膜を、レジストをマスクとして形成した状態でプラズマドライエッチングする工程を備えて成る半導体装置の製造方法において、前記工程を、前記第1の薄膜の厚み方向の全てまたは大部分を低いエッチングレート条件でプラズマドライエッチングする第1の工程と、前記第1の薄膜が残っていればその残り及び前記第2の薄膜を高いエッチングレート条件でプラズマドライエッチングする第2の工程とから構成したことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/3213
, H01L 21/3065
H01L 21/88 D
, H01L 21/302 A
