特許
J-GLOBAL ID：200903053847656257

半導体装置及びその製造方法

発明者：
大塚 信幸

大塚 信幸 について

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清水 紀嘉

清水 紀嘉 について

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酒井 久弥

酒井 久弥 について

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中尾 嘉幸

中尾 嘉幸 について

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近藤 博基

近藤 博基 について

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鈴木 貴志

鈴木 貴志 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2002-043117
公開番号（公開出願番号）：特開2003-017496
出願日： 2002年02月20日
公開日（公表日）： 2003年01月17日
要約：
【要約】【課題】銅層を含む多層配線構造を有する半導体装置に関し、配線やビアとして使用される銅パターンの表面の酸化、腐食を防止すること。【解決手段】半導体基板1の上方に形成された第1絶縁膜10と、第1絶縁膜10内に埋め込まれた第1の銅パターン12aと、第1の銅パターン12a上と第1絶縁膜10上に形成され且つ第1の銅パターン12aの上の部分が第1絶縁膜10の上の部分よりも電気抵抗値が小さくなる物質から構成されるキャップ層13と、キャップ層13の上に形成された第2絶縁膜14,16と、第1の銅パターン12aの上で第2絶縁膜14,16に形成されたホール14a又は溝16a内に埋め込まれてキャップ層13を介して第1の導電パターンに電気的に接続される第2の銅パターンとを含む。
請求項（抜粋）：
半導体基板の上方に形成された第1絶縁膜と、前記第1絶縁膜内に埋め込まれた第1の金属パターンと、前記第1の金属パターン上と前記第1絶縁膜上に形成され、且つ前記第1金属パターンの上の部分が前記第1絶縁膜の上の部分よりも電気抵抗値が小さくなる物質から構成される第1キャップ層とを有することを特徴とする半導体装置。
IPC (2件)：
H01L 21/3205 ,  H01L 21/768
FI (3件)：
H01L 21/88 R ,  H01L 21/90 A ,  H01L 21/88 M
Fターム (60件)：
5F033HH08 ,  5F033HH11 ,  5F033HH17 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK11 ,  5F033KK17 ,  5F033KK21 ,  5F033KK32 ,  5F033KK33 ,  5F033MM01 ,  5F033MM02 ,  5F033MM08 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP02 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ24 ,  5F033QQ25 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033RR01 ,  5F033RR03 ,  5F033RR04 ,  5F033RR05 ,  5F033RR06 ,  5F033RR08 ,  5F033RR14 ,  5F033RR15 ,  5F033RR21 ,  5F033RR29 ,  5F033SS01 ,  5F033SS02 ,  5F033SS03 ,  5F033SS11 ,  5F033SS15 ,  5F033SS22 ,  5F033TT02 ,  5F033WW02 ,  5F033XX01 ,  5F033XX02 ,  5F033XX18 ,  5F033XX20 ,  5F033XX28 ,  5F033XX33
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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