特許
J-GLOBAL ID：200903054210185354

プログラマブル抵抗メモリ装置

発明者：
戸田 春希

戸田 春希 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公表公報
出願番号（国際出願番号）：特願2004-569565
公開番号（公開出願番号）：特表2006-514393
出願日： 2003年03月18日
公開日（公表日）： 2006年04月27日
要約：
プログラマブル抵抗メモリ装置は、半導体基板と、前記半導体基板上に形成されて、印加電圧の極性に応じて決まる高抵抗状態又は低抵抗状態を不揮発に記憶するプログラマブル抵抗素子とある電圧範囲でのオフ抵抗値が選択状態のそれの10倍以上であるアクセス素子の積層構造からなるメモリセルが配列された少なくとも一つのセルアレイと、前記半導体基板に前記セルアレイの下に位置するように形成された、前記セルアレイのデータ読み出し及び書き込みを行うための読み出し/書き込み回路とを有する。
請求項（抜粋）：
半導体基板と、 前記半導体基板上に形成されて、印加電圧の極性に応じて決まる高抵抗状態又は低抵抗状態を不揮発に記憶するプログラマブル抵抗素子とある電圧範囲でのオフ抵抗値が選択状態のそれの10倍以上であるアクセス素子の積層構造からなるメモリセルが配列された少なくとも一つのセルアレイと、 前記半導体基板に前記セルアレイの下に位置するように形成された、前記セルアレイのデータ読み出し及び書き込みを行うための読み出し/書き込み回路と を有することを特徴とするプログラマブル抵抗メモリ装置。
IPC (2件)：
G11C 13/00 ,  H01L 27/10
FI (2件)：
G11C13/00 A ,  H01L27/10 451
Fターム (6件)：
5F083FZ10 ,  5F083GA10 ,  5F083LA21 ,  5F083MA06 ,  5F083MA19 ,  5F083PR40
引用特許：
出願人引用 (6件)
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審査官引用 (4件)
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