特許
J-GLOBAL ID：200903054786806320

半導体装置

発明者：
関原 孝幸

関原 孝幸 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-069219
公開番号（公開出願番号）：特開2002-270775
出願日： 2001年03月12日
公開日（公表日）： 2002年09月20日
要約：
【要約】【課題】 迅速なレイアウト設計が可能で、かつクロストークの発生を防止できる半導体装置を提供する。【解決手段】 半導体装置1は、チップ5と、その下位階層となるブロック1,2,3とを備えた階層構造を有している。ブロック1,2,3の外縁を規定する境界の近傍には、配線が禁止された配線禁止領域11,12,13が設けられており、配線禁止領域11,12,13のそれぞれの幅Wは、隣接する2配線間の配線容量がほぼゼロとなるような幅に設定されている。これにより、ブロック1,2,3およびチップ5のそれぞれについての遅延時間の評価を、評価対象となっているブロックまたはチップの配線情報のみに基づいて行うことができる。
請求項（抜粋）：
第1の回路と、この第1の回路の所定の領域に設けられ、前記第1の回路の下位階層を構成すると共に、前記所定の領域の外縁を規定する境界の近傍に、この境界外部からの電気的な影響を抑制するための影響抑制領域を有する第2の回路とを備えたことを特徴とする半導体装置。
IPC (3件)：
H01L 27/04 ,  H01L 21/822 ,  H01L 21/82
FI (4件)：
H01L 27/04 D ,  H01L 21/82 W ,  H01L 21/82 C ,  H01L 27/04 H
Fターム (25件)：
5F038BH19 ,  5F038CA03 ,  5F038CA05 ,  5F038CA17 ,  5F038CD05 ,  5F038CD09 ,  5F038CD13 ,  5F038DF04 ,  5F038DF05 ,  5F038EZ09 ,  5F038EZ20 ,  5F064BB09 ,  5F064BB12 ,  5F064DD02 ,  5F064DD07 ,  5F064DD24 ,  5F064DD26 ,  5F064EE02 ,  5F064EE14 ,  5F064EE16 ,  5F064EE22 ,  5F064EE43 ,  5F064EE46 ,  5F064EE47 ,  5F064HH06
引用特許：
出願人引用 (8件)
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審査官引用 (11件)
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願平9-057853   出願人：セイコーエプソン株式会社
  • 半導体装置の配線方法
    公報種別：公開公報   出願番号：特願平7-250601   出願人：日本電気株式会社
  • 特開昭63-160241
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