特許
J-GLOBAL ID：200903055551531770

半導体装置の製造方法および半導体装置

発明者：
成田 雅貴

成田 雅貴 について

, 
佐藤 興一

佐藤 興一 について

, 
大岩 徳久

大岩 徳久 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-161031
公開番号（公開出願番号）：特開2004-072080
出願日： 2003年06月05日
公開日（公表日）： 2004年03月04日
要約：
【課題】低誘電率絶縁膜のk値の変動を防止できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板1上に第1の低誘電率絶縁膜2形成し、前記第1の低誘電率絶縁膜上にフォトレジストパターン4形成し、前記フォトレジストパターンを用い、前記第1の低誘電率絶縁膜をエッチングして、前記第1の低誘電率絶縁膜に凹部5を形成し、前記フォトレジストパターン4を除去した後、前記凹部5に導電膜8を埋め込み、前記導電膜を埋め込んだ後、前記フォトレジストパターンを除去した際に前記第1の低誘電率絶縁膜2の凹部5の側壁に形成された変質層6を除去し、前記変質層6の除去により生じた前記凹部側壁9間隙を埋め込むように、第2の低誘電率絶縁膜10を形成することを具備している。【選択図】 図1
請求項（抜粋）：
半導体基板上に第1の低誘電率絶縁膜を形成し、 前記第1の低誘電率絶縁膜上にフォトレジストパターンを形成し、 前記フォトレジストパターンを用い、前記第1の低誘電率絶縁膜をエッチングして、前記第1の低誘電率絶縁膜に凹部を形成し、 前記フォトレジストパターンを除去した後、前記凹部に導電膜を埋め込み、 前記導電膜を埋め込んだ後、前記フォトレジストパターンを除去した際に前記第1の低誘電率絶縁膜の凹部の側壁に形成された変質層を除去し、 前記変質層の除去により生じた前記凹部側壁の間隙を埋め込むように、第2の低誘電率絶縁膜を形成する、 ことを具備する半導体装置の製造方法。
IPC (1件)：
H01L21/768
FI (2件)：
H01L21/90 A ,  H01L21/90 C
Fターム (42件)：
5F033HH08 ,  5F033HH11 ,  5F033HH14 ,  5F033HH17 ,  5F033HH18 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033JJ01 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ14 ,  5F033JJ17 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033KK01 ,  5F033KK11 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ20 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR11 ,  5F033RR21 ,  5F033SS11 ,  5F033SS21 ,  5F033TT04 ,  5F033WW09 ,  5F033XX24
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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