特許
J-GLOBAL ID：200903059022153129
多値不揮発性半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-132396
公開番号（公開出願番号）：特開平10-320987
出願日： 1997年05月22日
公開日（公表日）： 1998年12月04日
要約：
【要約】【課題】多値不揮発性半導体記憶装置のメモリセルへの書き込みしきい値分布を正確に制御し、書き込みデータのベリファイ結果をページごとに一括して検知する。【解決手段】“10”データ書き込みの際、下位ビットがビット線に転送される経路を上位ビットで制御することにより従来問題であった“00”データの過剰書き込みを禁止する。書き込みベリファイの際も上位ビットで制御することによりページ単位に一括してベリファイ結果を検知する。“01”データの書き込みの際、ビット線経路を下位ビットで制御し、“00”データの書き込みを禁止する。書き込みベリファイの際も下位ビットで制御することによりページ単位に一括してベリファイ結果を検知する。“00”データの書き込みとベリファイは、始めに“00”データの下位ビットを反転することにより、“01”データと同様にして行うことができる。
請求項（抜粋）：
多値の情報を記憶する書き換え可能な複数のメモリセルがマトリックス状に形成されてなるメモリセルアレイと、前記メモリセルアレイと信号の授受を行う信号線と、前記メモリセルアレイ中複数のメモリセルに一括して書き込まれる書き込みデータがラッチされる複数のセンスラッチ回路とを含む多値不揮発性半導体記憶装置において、前記センスラッチ回路はそれぞれ複数のラッチ回路を備え、前記複数のラッチ回路は、それぞれ少なくとも1つの制御回路を介して前記信号線に接続され、かつ前記複数のラッチ回路の1つと前記制御回路との接続点をなす前記ラッチ回路の一方のノードの電圧レベルが、他のラッチ回路の1つと前記制御回路との接続点をなす前記他のラッチ回路の一方のノードが低レベルにあるとき、前記信号線に転送されることが禁止される書き込みフェーズを有することを特徴とする多値不揮発性半導体記憶装置。
FI (2件)：
G11C 17/00 641
, G11C 17/00 611 G
出願人引用 (5件)
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審査官引用 (1件)
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