特許
J-GLOBAL ID：200903059610613624

半導体装置及びその製造方法

発明者：
小川 久

小川 久 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2007-316672
公開番号（公開出願番号）：特開2009-141168
出願日： 2007年12月07日
公開日（公表日）： 2009年06月25日
要約：
【課題】それぞれが最適なゲート絶縁膜及びゲート電極を有するp型MISFET及びn型MISFETを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板10の第1領域10Aの上に形成された第1のゲート絶縁膜13Aと、第1のゲート絶縁膜13Aの上に形成された第1のゲート電極14Aと、半導体基板10の第2領域10Bの上に形成された第2のゲート絶縁膜13Bと、第2のゲート絶縁膜13Bの上に形成された第2のゲート電極14Bとを備えている。第1のゲート絶縁膜13Aは、第1の金属を含む第1の材料からなる第1の絶縁膜を有し、第2のゲート絶縁膜13Bは、第1の材料と第2の金属を含む第2の材料とが混合された第2の絶縁膜を有する。【選択図】図1
請求項（抜粋）：
半導体基板の第1領域の上に形成された第1のゲート絶縁膜と、 前記第1のゲート絶縁膜の上に形成された第1のゲート電極と、 前記半導体基板の第2領域の上に形成された第2のゲート絶縁膜と、 前記第2のゲート絶縁膜の上に形成された第2のゲート電極とを備え、 前記第1のゲート絶縁膜は、第1の金属を含む第1の材料からなる第1の絶縁膜を有し、 前記第2のゲート絶縁膜は、前記第1の材料と第2の金属を含む第2の材料とが混合された第2の絶縁膜を有することを特徴とする半導体装置。
IPC (5件)：
H01L 21/823 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 29/423 ,  H01L 29/49
FI (3件)：
H01L27/08 321D ,  H01L29/78 301G ,  H01L29/58 G
Fターム (70件)：
4M104BB01 ,  4M104BB04 ,  4M104BB21 ,  4M104BB30 ,  4M104BB32 ,  4M104BB34 ,  4M104BB36 ,  4M104CC05 ,  4M104DD02 ,  4M104DD33 ,  4M104DD43 ,  4M104DD78 ,  4M104DD84 ,  4M104EE03 ,  4M104EE14 ,  4M104EE16 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB13 ,  5F048BB16 ,  5F048BB17 ,  5F048BB18 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BF16 ,  5F048BH07 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F140AA26 ,  5F140AB03 ,  5F140BC06 ,  5F140BD01 ,  5F140BD02 ,  5F140BD04 ,  5F140BD09 ,  5F140BD11 ,  5F140BD13 ,  5F140BD15 ,  5F140BE10 ,  5F140BE16 ,  5F140BF03 ,  5F140BF05 ,  5F140BF10 ,  5F140BF14 ,  5F140BF21 ,  5F140BF28 ,  5F140BG10 ,  5F140BG30 ,  5F140BG37 ,  5F140BG58 ,  5F140BH14 ,  5F140BJ01 ,  5F140BJ08 ,  5F140CB04 ,  5F140CB08 ,  5F140CE07 ,  5F140CF04
引用特許：
審査官引用 (5件)
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