特許
J-GLOBAL ID：200903059772463987

相変化メモリ装置

発明者：
戸田 春希

戸田 春希 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公表公報
出願番号（国際出願番号）：特願2004-570548
公開番号（公開出願番号）：特表2006-514440
出願日： 2003年04月03日
公開日（公表日）： 2006年04月27日
要約：
相変化メモリ装置は、半導体基板と、前記半導体基板上に積層形成された、それぞれ相変化により決まる抵抗値をデータとして記憶するマトリクス配列された複数のメモリセル、マトリクスの第1の方向に並ぶ複数のメモリセルの一端を共通接続するビット線及びマトリクスの第2の方向に並ぶ複数のメモリセルの他端を共通接続するワード線を有する複数のセルアレイと、前記半導体基板の前記セルアレイの下に位置するように形成された、前記セルアレイのデータの読み出し及び書き込みを行うための読み出し/書き込み回路と、前記セルアレイが積層されるセル配置領域を区画する前記第1の方向の第1及び第2の境界に沿ってそれぞれ配置されて、隣接する2セルアレイのビット線をそれぞれ前記読み出し/書き込み回路に接続する第1及び第2の垂直配線と、前記セル配置領域を区画する前記第2の方向の第3及び第4の境界の一方に沿って配置されて、前記各セルアレイのワード線を前記読み出し/書き込み回路に接続する第3の垂直配線と、を有する。
請求項（抜粋）：
半導体基板と、 前記半導体基板上に積層形成された、それぞれ相変化により決まる抵抗値をデータとして記憶するマトリクス配列された複数のメモリセル、マトリクスの第1の方向に並ぶ複数のメモリセルの一端を共通接続するビット線及びマトリクスの第2の方向に並ぶ複数のメモリセルの他端を共通接続するワード線を有する複数のセルアレイと、 前記半導体基板の前記セルアレイの下に位置するように形成された、前記セルアレイのデータの読み出し及び書き込みを行うための読み出し/書き込み回路と、 前記セルアレイが積層されるセル配置領域を区画する前記第1の方向の第1及び第2の境界に沿ってそれぞれ配置されて、隣接する2セルアレイのビット線をそれぞれ前記読み出し/書き込み回路に接続する第1及び第2の垂直配線と、 前記セル配置領域を区画する前記第2の方向の第3及び第4の境界の一方に沿って配置されて、前記各セルアレイのワード線を前記読み出し/書き込み回路に接続する第3の垂直配線と、 を有することを特徴とする相変化メモリ装置。
IPC (3件)：
H01L 27/105 ,  G11C 13/00 ,  H01L 45/00
FI (3件)：
H01L27/10 448 ,  G11C13/00 A ,  H01L45/00 A
Fターム (13件)：
5F083FZ10 ,  5F083JA60 ,  5F083KA01 ,  5F083KA05 ,  5F083KA06 ,  5F083LA03 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA08 ,  5F083PR40
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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